JP2838421B2 - Data transfer device - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンピュータ等において使用されるデータ転
送装置に関するものである。Description: TECHNICAL FIELD The present invention relates to a data transfer device used in a computer or the like.

従来の技術 従来のデータ転送装置の構成を第３図に示す。第３図
において、１はデータ転送装置、２は制御部、３はカウ
ンタ部、４はデータバス、５はバス制御信号、６はカウ
ンタ出力、７はカウントダウン信号、８はデータ転送指
示信号である。2. Description of the Related Art FIG. 3 shows a configuration of a conventional data transfer device. In FIG. 3, 1 is a data transfer device, 2 is a control unit, 3 is a counter unit, 4 is a data bus, 5 is a bus control signal, 6 is a counter output, 7 is a countdown signal, and 8 is a data transfer instruction signal. .

以上のように構成された従来のデータ転送装置では、
データ転送指示信号８をカウンタ部３でカウントし、カ
ウント出力６が１以上であれば制御部２はバス制御信号
５を出力してデータアクセスを行なうとともに、カウン
トダウン信号７を出力してカウント部３を減らすことに
より転送を行なっていた。In the conventional data transfer device configured as described above,
The data transfer instruction signal 8 is counted by the counter unit 3. If the count output 6 is 1 or more, the control unit 2 outputs the bus control signal 5 to perform data access, and outputs the countdown signal 7 to output the count down signal 3. The transfer was performed by reducing.

発明が解決しようとする課題 ところで、上記のような従来装置では、データバス４
が開放された時のみデータ転送が可能になる。このた
め、プロセッサがバスを開放する確率が高い場合には、
開放された間にデータ転送を行なうので、データ転送時
間がプロセッサの実効時間に隠れることになる。しかし
ながら、実際に数値演算を実行する場合には、プロセッ
サのメモリアクセスの頻度は非常に高く、バスはさほど
開放されないので、上記従来装置ではデータ転送時間を
隠すことは難しい。Problems to be Solved by the Invention By the way, in the conventional device as described above, the data bus 4
Can be transferred only when is released. Therefore, if the processor has a high probability of releasing the bus,
Since the data transfer is performed while being released, the data transfer time is hidden by the effective time of the processor. However, when actually performing a numerical operation, the frequency of memory access of the processor is extremely high, and the bus is not opened so much. Therefore, it is difficult to hide the data transfer time in the above-described conventional device.

本発明はこのような従来の問題点に鑑み、データ転送
時間のオーバーヘッドを軽減することのできるデータ転
送装置を提供することを目的とする。An object of the present invention is to provide a data transfer device capable of reducing the overhead of data transfer time in view of such a conventional problem.

課題を解決するための手段 本発明は、上記目的を達成するために、転送するデー
タのアドレスを記憶するアドレス記憶部と、このアドレ
ス記憶部を含むアドレス一致検索手段と、データの有効
性を示すバリッドビットを持ったデータ記憶部と、アド
レス一致検索手段が一致を検出したときにデータ記憶部
に対して書き込みを行なう書き込み制御装置と、外部か
らデータ転送指示信号を受けたときアドレス記憶部のア
ドレスを転送元アドレスバスに乗せる送出装置とを備
え、バリッドビットが立っている場合はデータ記憶部の
データの送出を行ない、立っていない場合は転送元デー
タバスの値を送出るようにしたものである。Means for Solving the Problems In order to achieve the above object, the present invention provides an address storage unit for storing an address of data to be transferred, an address match search unit including the address storage unit, and a method for indicating the validity of the data. A data storage unit having a valid bit, a write control device for writing to the data storage unit when the address match search unit detects a match, and an address of the address storage unit when receiving a data transfer instruction signal from the outside And a transmitting device for placing the data on the source address bus. When the valid bit is set, the data in the data storage unit is transmitted. When the valid bit is not set, the value of the source data bus is transmitted. is there.

また本発明は、転送するデータのアドレスの上限値お
よび下限値を記憶する記憶部と、上記上限値および下限
値と転送元アドレスバスの値とを比較する二つの比較器
からなるアドレス監視装置と、データの有効性を示すバ
リッドビットを持ったデータ記憶部と、アドレス監視装
置からの信号によりデータ記憶部に書き込みを行なう書
き込み制御装置と、上限値および下限値から転送すべき
アドレスを生成するアドレス生成部を有する送出装置と
を備え、外部からデータ転送指示信号を受けたときアド
レス生成部の値を転送元アドレスバスに乗せ、バリッド
ビットが立っている時はデータ記憶部の値を送出し、バ
リッドビットが立っていないときはデータバスの値を送
出するようにしたものである。Also, the present invention provides a storage unit for storing an upper limit value and a lower limit value of an address of data to be transferred, and an address monitoring device including two comparators for comparing the upper limit value and the lower limit value with a value of a transfer source address bus. A data storage unit having valid bits indicating the validity of data, a write control device for writing to the data storage unit by a signal from an address monitoring device, and an address for generating an address to be transferred from an upper limit value and a lower limit value A transmission device having a generation unit, when receiving a data transfer instruction signal from the outside, put the value of the address generation unit on the transfer source address bus, and when the valid bit is set, transmit the value of the data storage unit, When the valid bit is not set, the value of the data bus is transmitted.

作用 本発明におけるデータ転送装置は前述した構成によ
り、一致検索手段がアドレス記憶部に書き込まれている
値と、アドレスバスの値との一致を検出すると、一致し
たアドレスに対応したデータ記憶部にデータバスの値を
書き込むとともにデータの有効性を示すバリッドビット
を立てる。またはアドレスバスの値が、書き込まれてい
る上限値より小さく、下限値より大きかった場合にデー
タバスの値を比較器の結果に対応するデータ記憶部に書
き込むとともにデータの有効性を示すバリッドビットを
立てる。またデータ転送指示信号を受けたときには、ア
ドレス記憶部の値またはアドレス生成部の値をアドレス
バスに乗せ、バリッドビットがたっていればデータ記憶
部の送出を行ない、立っていなければデータバスの値を
送出する。こりらの制御によりデータをデータ転送指示
信号が来るまでに予めデータ転送装置内部に取り込んで
おくことができ、より多くのデータ転送時間をプロセッ
サの実効時間を隠すことができる。According to the data transfer device of the present invention, when the match search means detects a match between the value written in the address storage unit and the value of the address bus, the data transfer device stores the data in the data storage unit corresponding to the matched address. Write the bus value and set a valid bit indicating the validity of the data. Alternatively, when the value of the address bus is smaller than the written upper limit value and larger than the lower limit value, the data bus value is written to the data storage unit corresponding to the result of the comparator, and the valid bit indicating the validity of the data is written. Stand up. When a data transfer instruction signal is received, the value of the address storage unit or the value of the address generation unit is placed on the address bus. If the valid bit is set, the data storage unit is sent out. Send out. By this control, data can be fetched into the data transfer apparatus before the data transfer instruction signal is received, and more data transfer time can hide the effective time of the processor.

実施例 第１図は本発明の第１の実施例におけるデータ転送装
置の構成を示すものである。第１図において、11はデー
タ転送装置、12はデータバス、13はアドレスバス、13a
はアドレスバスの上位の値、13bはアドレスバスの下位
の値、14は転送先、15はアドレス記憶部、16は比較器、
17は書き込み制御装置、18は送出装置、19はデータ転送
指示信号、20はバリッドビット、21はデータ記憶部、22
はアドレス一致検索手段である。アドレス記憶部15とデ
ータ記憶部21とは１対１の対応関係を持っている。アド
レス一致検索手段22としてはダイレクトマップ型キャッ
シュなどで使われるものが採用されている。データ転送
装置11は、データバス12およびアドレスバス13を介して
メモリ23およびプロセッサ24に接続されている。データ
転送指示信号19はプロセッサ24から出力される。Embodiment FIG. 1 shows the configuration of a data transfer device according to a first embodiment of the present invention. In FIG. 1, 11 is a data transfer device, 12 is a data bus, 13 is an address bus, and 13a
Is the upper value of the address bus, 13b is the lower value of the address bus, 14 is the transfer destination, 15 is the address storage unit, 16 is the comparator,
17 is a write control device, 18 is a sending device, 19 is a data transfer instruction signal, 20 is a valid bit, 21 is a data storage unit, 22
Is an address match search means. The address storage unit 15 and the data storage unit 21 have a one-to-one correspondence. As the address match search means 22, one used in a direct map type cache or the like is employed. The data transfer device 11 is connected to a memory 23 and a processor 24 via a data bus 12 and an address bus 13. The data transfer instruction signal 19 is output from the processor 24.

次に上記第１の実施例の動作について説明する。アド
レス記憶部15に予め転送するデータのアドレスを入れて
おく。アドレスバス13の上位の値13aにより指定された
アドレス記憶部15の値とアドレスバスの下位の値13bと
を比較器16により比較し、一致したときに書き込み制御
回路17はデータバス12の値をデータ記憶部21に書き込む
とともにバリッドビット20を立てる。Next, the operation of the first embodiment will be described. The address of the data to be transferred is stored in the address storage unit 15 in advance. The value of the address storage unit 15 specified by the upper value 13a of the address bus 13 is compared with the lower value 13b of the address bus by the comparator 16, and when they match, the write control circuit 17 compares the value of the data bus 12 with the value. The data is written into the data storage unit 21 and the valid bit 20 is set.

またデータ転送指示信号19を受けたときに送出装置18
はアドレス記憶部15の値をアドレスバス13に乗せ、バリ
ッドビット20が立っている場合はデータ記憶部21のデー
タを送出し、バリッドビット20が立っていない場合はデ
ータバス12の値を送出する。When receiving the data transfer instruction signal 19, the transmitting device 18
Puts the value of the address storage unit 15 on the address bus 13 and sends the data of the data storage unit 21 when the valid bit 20 is set, and sends the value of the data bus 12 when the valid bit 20 is not set. .

このように、転送するデータを予め転送装置11内に取
り込んでおき、取り込んでいないものだけを外部メモリ
から持ってくることにより、データ転送装置11の内部状
態にかかわらず、欠落なく、多くのデータ転送時間をプ
ロセッサの実効時間に隠したデータ転送を実現すること
ができる。In this way, by transferring data to be transferred into the transfer device 11 in advance, and by bringing only the data that has not been transferred from the external memory, a large amount of data can be stored without loss regardless of the internal state of the data transfer device 11. Data transfer in which the transfer time is hidden by the effective time of the processor can be realized.

（実施例２） 第２図は本発明の第２の実施例におけるデータ転送装
置の構成を示すものである。第２図において、31はデー
タ転送装置、32はデータバス、33はアドレスバス、34は
転送先、35,36は比較器、37はアドレス上限値記憶部、3
8はアドレス下限値記憶部、39は書き込み制御装置、40
は送出装置、40a送出装置40内のアドレス生成部、41は
データ転送指示信号、42はバリッドビット、43はデータ
記憶部、44は二つの比較器35,36からなるアドレス監視
装置である。データ転送装置31は、データバス32および
アドレスバス33を介してメモリ45およびプロセッサ46に
接続されている。データ転送指示信号41はプロセッサ46
から出力される。Embodiment 2 FIG. 2 shows the configuration of a data transfer device according to a second embodiment of the present invention. In FIG. 2, 31 is a data transfer device, 32 is a data bus, 33 is an address bus, 34 is a transfer destination, 35 and 36 are comparators, 37 is an address upper limit storage unit,
8 is an address lower limit storage unit, 39 is a write controller, 40
Is a transmission device, 40a is an address generation unit in the transmission device 40, 41 is a data transfer instruction signal, 42 is a valid bit, 43 is a data storage unit, and 44 is an address monitoring device including two comparators 35 and 36. The data transfer device 31 is connected to a memory 45 and a processor 46 via a data bus 32 and an address bus 33. The data transfer instruction signal 41 is transmitted to the processor 46.
Output from

次に上記第２の実施例の動作について説明する。アド
レス上限値記憶部37およびアドレス下限値記憶部38に転
送するデータの上限値および下限値をそれぞれ入れてお
く。アドレスバス33の値とアドレス上限値記憶部37およ
びアドレス下限値記憶部38の値をそれぞれ比較器35,36
により同時に比較し、アドレス上限値記憶部37の値より
小さく、かつアドレス下限値記憶部38の値より大きい場
合に書き込み制御装置39はアドレスバス33の値とアドレ
ス上限値記憶部37の差により、データバス32の値をデー
タ記憶部43に書き込み、バリッドビット42を立てる。Next, the operation of the second embodiment will be described. The upper limit value and the lower limit value of the data to be transferred are stored in the address upper limit value storage unit 37 and the address lower limit value storage unit 38, respectively. The value of the address bus 33 and the values of the address upper limit storage unit 37 and the address lower limit storage unit 38 are compared with the comparators 35 and 36, respectively.
Are compared at the same time, and when the value is smaller than the value of the address upper limit storage unit 37 and is larger than the value of the address lower limit storage unit 38, the write controller 39 calculates the difference between the value of the address bus 33 and the address upper limit storage unit 37, The value of the data bus 32 is written to the data storage unit 43, and a valid bit 42 is set.

送出装置40はアドレス下限値記憶部38から下限値を読
み出して送出装置40内のアドレス生成部40aに入れてお
き、データ転送指示信号41を受けたときには以下の動作
をアドレス生成部40aの値がアドレス上限値を越えるま
で繰り返す。すなわち、アドレス生成部40aの値をアド
レスバス33に乗せ、バリッドビット42が立っている場合
はデータ記憶部43のデータを送出し、バリッドビット42
が立っていない場合はデータバス32の値を送出し、アド
レス生成部40aの値に１を加える。このような動作をア
ドレス生成部40aの値がアドレス上限値を越えるまで繰
り返す。The transmitting device 40 reads the lower limit value from the address lower limit value storage unit 38 and stores it in the address generating unit 40a in the transmitting device 40, and upon receiving the data transfer instruction signal 41, the following operation is performed by the value of the address generating unit 40a. Repeat until the address exceeds the upper limit. That is, the value of the address generation unit 40a is put on the address bus 33, and when the valid bit 42 is set, the data of the data storage unit 43 is sent out.
If not, the value of the data bus 32 is sent out, and 1 is added to the value of the address generator 40a. Such an operation is repeated until the value of the address generation unit 40a exceeds the address upper limit.

このように、転送するデータを予めデータ転送装置31
内に取り込んでおき、取り込んでいないものだけを外部
メモリから持ってくることにより所定の範囲のデータ
を、欠落なく、多くのデータ転送時間をプロセッサの実
効時間に隠して転送することができる。Thus, the data to be transferred is stored in advance in the data transfer device 31.
By taking only those that have not been taken in from the external memory, it is possible to transfer data in a predetermined range without missing a large amount of data transfer time hidden by the effective time of the processor.

発明の効果 以上述べてきたように本発明におけるデータ転送装置
によれば、転送するデータを予め転送装置内に取り込ん
でおき、取り込んでいないものだけを外部メモリから持
ってくるため、より多くのデータ転送時間をプロセッサ
サイクルに隠して転送することができる。実際にマルチ
プロセッサシステムで数値計算を実行する場合にはデー
タ転送の頻度が非常に高いので、本発明のデータ転送装
置はマルチプロセッサシステムの高性能化を図る上で非
常に有用である。Effect of the Invention As described above, according to the data transfer device of the present invention, data to be transferred is fetched into the transfer device in advance, and only the data not fetched is brought from the external memory, so that more data is transferred. The transfer time can be transferred while being hidden in the processor cycle. When a numerical calculation is actually performed in a multiprocessor system, the frequency of data transfer is very high. Therefore, the data transfer device of the present invention is very useful for improving the performance of the multiprocessor system.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１の実施例におけるデータ転送装置
の概略ブロック図、第２図は本発明の第２の実施例にお
けるデータ転送装置の概略ブロック図、第３図は従来の
データ転送装置の概略ブロック図である。 11,31……データ転送装置、12,32……データバス、13,3
3……アドレスバス、13a……アドレスバス上位の値、13
b……アドレスバス下位の値、14,34……転送先、15……
アドレス記憶部、16,35,36……比較器、37……アドレス
上限値記憶部、38……アドレス下限値記憶部、17,39…
…書き込み制御装置、18,40……送出装置、40a……アド
レス生成部、19,41……データ転送指示信号、20,42……
バリッドビット、22……アドレス一致検索手段、21,43
……データ記憶部、44……アドレス監視装置、23,45…
…メモリ、24,46……プロセッサ。FIG. 1 is a schematic block diagram of a data transfer device according to a first embodiment of the present invention, FIG. 2 is a schematic block diagram of a data transfer device according to a second embodiment of the present invention, and FIG. It is a schematic block diagram of an apparatus. 11,31 …… Data transfer device, 12,32 …… Data bus, 13,3
3 ... Address bus, 13a ... Higher value of address bus, 13
b: Address bus lower value, 14,34 ... Transfer destination, 15 ...
Address storage unit, 16, 35, 36 ... comparator, 37 ... address upper limit value storage unit, 38 ... address lower limit value storage unit, 17, 39 ...
... Write control device, 18,40 ... Sending device, 40a ... Address generation unit, 19,41 ... Data transfer instruction signal, 20,42 ...
Valid bit, 22 ... Address match search means, 21, 43
…… Data storage unit, 44 …… Address monitoring device, 23,45…
… Memory, 24,46 …… processors.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】転送するデータのアドレスを記憶するアド
レス記憶部と、前記アドレス記憶部を含むアドレス一致
検索手段と、前記アドレス記憶部と１対１の対応を持ち
データの有効性を示すバリッドビットを持ったデータ記
憶部と、転送元データバスに接続されて前記一致検索手
段が一致を検出したときに前記データ記憶部に対して書
き込みを行なう書き込み制御装置と、外部からデータ転
送指示信号を受けたときに前記アドレス記憶部のアドレ
スを転送元アドレスバスに乗せ、前記バリッドビットが
立っている場合は前記データ記憶部の送出を行ない、前
記バリッドビットが立っていない場合は前記転送元デー
タバスの値を送出する送出装置とを備えたデータ転送装
置。1. An address storage unit for storing an address of data to be transferred, an address match search unit including the address storage unit, and a valid bit indicating the validity of data having a one-to-one correspondence with the address storage unit. A write control device connected to the transfer source data bus and writing to the data storage unit when the match search unit detects a match, and receiving a data transfer instruction signal from the outside. When the valid bit is set, the address of the address storage unit is placed on the transfer source address bus, and the data storage unit is transmitted when the valid bit is set, and when the valid bit is not set, the transfer of the transfer source data bus is performed. A data transfer device comprising a sending device for sending a value. 【請求項２】転送するデータのアドレスの上限値および
下限値を記憶する記憶部と、前記上限値および下限値と
転送元アドレスバスの値とを比較する二つの比較器から
なるアドレス監視装置と、データの有効性を示すバリッ
ドビットを持ったデータ記憶部と、転送元データバスに
接続されて前記アドレス監視装置からの信号により前記
データ記憶部に書き込みを行なう書き込み制御装置と、
前記上限値および下限値から転送すべきアドレスを生成
するアドレス生成部を備え、外部からデータ転送指示信
号を受けたときに前記アドレス生成部の値を前記転送元
アドレスバスに乗せ、前記バリッドビットが立っている
場合は前記データ記憶部の値を送出し、前記バリッドビ
ットが立っていない場合は前記データバスの値を送出す
る送出装置とを備えたデータ転送装置。2. An address monitoring device comprising: a storage unit for storing an upper limit value and a lower limit value of an address of data to be transferred; and an address monitoring device comprising two comparators for comparing the upper limit value and the lower limit value with a value of a transfer source address bus. A data storage unit having a valid bit indicating data validity, a write control device connected to a transfer source data bus and writing to the data storage unit by a signal from the address monitoring device;
An address generation unit that generates an address to be transferred from the upper limit value and the lower limit value, and when receiving a data transfer instruction signal from the outside, puts the value of the address generation unit on the transfer source address bus; A data transmission device for transmitting the value of the data storage unit when the bit is set, and transmitting the value of the data bus when the valid bit is not set.