JPS605497A - 連想メモリのメモリ幅拡張装置 - Google Patents

連想メモリのメモリ幅拡張装置

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JPS605497A
JPS605497A JP59112889A JP11288984A JPS605497A JP S605497 A JPS605497 A JP S605497A JP 59112889 A JP59112889 A JP 59112889A JP 11288984 A JP11288984 A JP 11288984A JP S605497 A JPS605497 A JP S605497A
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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は内容によりサーチを行う連想メモリに関し、特
に連想メモリのメモリ幅拡張装置に関する。
背景技術とその問題点 連想メモリ　（ａｓｓｏｃｉａｔｉｖｅ　ｍｅｍｏｒｙ
）は、物理ロケーション（ｐｈｙｓｉｃａｌ　１ｏｃａ
ｔｉｏｎ　＞によってではなく、内容によってサーチさ
れる。連想メモリを構成する（１ム１々のセルは、池の
メモリと同様に各々、情報の１ビツトを含む。所定数の
ビットにより、１ワードが構成される。辻想サーチでは
、メモリ内の複数のワードは、一連のデータビットから
成る既知のサーチ・パターンと、同時に（並列に）比校
される。一致が検出されると、その一致したデータを含
むセルの物理ロケーションが決定される。連想メモリの
主な利点は、全メモリのサーチが実質的に１ワードのサ
ーチを行うに要する時間で迅速に行われることである。
成る連想メモリは、その設計により特定のメモリ幅（ｗ
ｉｄＬｈ　）に限定され、メモリをカスゲート”接続（
ｃａｓｃａｄｌｎ６　）　Ｌ／て拡張することができな
い。
よってこのようなメモリは、所定のワード′に対するビ
ット数が成る最大値例えば１６ビツトに制限され、この
メモリに対する１６ビツトより大きいサーチ・パターン
は確実にはサーチされない。これは大きな欠点であり、
従ってこのようなメモリは、その用途も限定されること
になる。
他の連想メモリには、固定長のサーチ・パターンでのみ
サーチ角部に設計されたものも・ある。これは、可変長
のサーチ・パターンでサーチを行いたいときに問題とな
る。
発明の目的 本発明の目的は、連想メモリのメモリ幅より大きいサー
チ・パターンによってもサーチが行われるよう、連想メ
モリのメモリ幅を実質的に拡張する連想メモリのメモリ
ｌ開拡張装置を提供することである。
発明の概要 本発明は連想メモリに用いられるものであり、メモリデ
バイス内の所定のワード・ロケーションに関連し、一致
信号を出力する回路手段を含む。
一致信号は、そのワード・ロケーションのデータがメモ
リの現在の連想サーチ中に用いられる選択されたサーチ
・パターンの一部と一致し、且つメモリデバイス内のそ
の前のワード・ロケーションのデータが、メモリの連想
サーチ中に直前に用いられた選択されたサーチ・パター
ンの一部と一致していたとき発生される。
実施例 数個の論理素子を含む本発明は、連想メモリ・デバイス
の現存のチップ設計に都合よく絹込むことができる。本
発明を適用して有益な連想メモリデバイスの一例として
、本出願人に譲渡されたトーツス・エイ・アＪレミー（
Ｔｈｏｍａｓ　Ａ、八１ｍｙ）等による米国特許出願Ｋ
（Ｓ　５０２．０４１、発明の名イ（ト（大記１意容量
連想メモリ（ｌｌｉｇｈ　Ｓｔｏｒａｇｅ　Ｃａｐａｃ
ｉｔｙ＾５ｓｏｃｉａＬｉｖｅ　Ｍｅｎ＋ｏｒｙ）　Ｊ
が挙げられる。先ずこの米国特許出願を第２図を参照し
ながら説明する。
この米国特許出願は第２図に示すように、連想メモリア
レイ　（３１）　、マスク／データ駆動ブロック　（３
３）　、アドレスデコーダ（３５）、一致検出ブロック
（３１）及びアドレスエンコーダ（３９）を含む連想メ
モリデバイスを開示している。これらの構成要素は１つ
のチップ内に組込まれ得る。連想メモリデバイスは従来
のランダム？クセスメ゛ｅＩＪ（ＲＡＭ）と同様の働き
をするＲＡＭモードまたば連想サーチを行う連想モード
で動作する。ＲＡＭモート”では、アドレスデコーダ（
３５）により連想メモリ内の任愁のロケーションが指定
され、そのロケーションの内容の読出し、または着・込
みがマー　スフ／データ駆動ブロック（３３）を介し６
行われる。このとき、アドレスデコーダ（３５）はＡＮ
Ｄゲー１−（３５ａ）によりイネーブルされ、一致検出
ブロック（３７）及びアドレスエンコーダ（３９）は夫
々インバータ（３７ａ）及びＡＮＤゲート（３９ａ）に
よりディスエーブルされる。連想モードでは逆にアドレ
スデコーダ（３５）がディスエーブルされ、一致検出プ
ロック（３７）及びアドレスエンコーダ（３９）がイネ
ーブルされる。連想モートではマスク／データ駆動ブロ
ック（３３）から、号−チの対象となるビット位置を指
定するマスク信号及びサチ・パターンのデータが人力さ
れる。サーチ・パターンは、同時に連想メモリ（３１）
の各ロケーションの内容と比較される。連想メモリ　（
３１）は各ワード・ロケーションに対して１本の出力線
を有する。この出力線の信号状態（「高」または「低」
）はそのロケーションの内容に対してサーチパターンの
一致が生じたかどうかを示す。一致検出ブロック（３７
）は、人々これらの出力線を受ける複数の一致検出回路
を含み、一致の生じた１：ロケーションのうぢ最十位の
ロケーションに対応する１１１号を出力する。この信号
はアドレスエンコーダ（３！３）に入力され、一致の生
じた最１・位のＣＩロケーション決定される。
本発明に係る回路は、上述したメモリプレイと一致検出
ブロックとの間に用い得る。他の連想メモリにおいても
同様である。第１し１ば本発明の一実施例のブロック図
を示す。連想メモリアレイの各ワード・ロケーションは
破線（１３）及び（１５）間に示した回路（１１）を有
する。この回路は図示の如くカスケード接続される。連
想メモリ）ルイ内のｉｉＩのマノードに対する回路（１
４）は、破線（１３）の」一方にボされ、その出力信号
を回路（１１）の人力線（２５）に供給する。回路（１
１）の出力線（１９）は連想メモリ’ｊｌレイ内の後続
ワード・ロケーションに対応する同様の回路の入力線に
接続される。
回路（１１）は、ＡＮＤゲート（２１）及びラッチ（２
３）から成る。ＡＮＤゲート（２１）は２本の入力線（
２５）及び（２７）を有する。入力線（２５）は上述の
如く、前段の回路の出力線に接続される。
入力線（２７）へは、連想メモリからのワード選択線（
上述のメモリアレイの出力線）が接続される。
ワード選択線は、メモリ内の所定のワード・ロケーショ
ンから導かれる。メモリからのこのワード選択線の信号
状態は、そのワードがサーチ・パターンに一致したかど
うかを示す。連想サーチは、メモリ内で実行され、その
結果を表す信号はＡＮＤゲート（２１）を通過する。
ＡＮＤゲート（２１）の出力はラッチ（２３）の一方の
端子すなわぢ入力端子Ｄ（２２）へ入力される。
他方の端子すなわち出力端子Ｑ（２４）の信号はこの回
路の出力であり、上述の米国特許出願に開ボされた一致
検出回路の如き後続の回路へ供給される。他方の端子（
２４）から更に出力線（１９）が伸び、後続回路のＡＮ
Ｄゲートの一人力線へ接続される。ランチ（２３）はま
た、ランチ用のクロックが供給されるクロック入力端子
（２６）を有する。
次に動作を説明する。まず複数の回路の各々のランチは
初期化信号によってセ・ノドされる。こうしてラッチ（
２３）は最初セ・ノド状態におかれ、端子（２４）には
１Ｉｒｌｉ　ｊ信号が出力される。これは全回路に対し
て一致を示す。よツ’ｒ　Ａ　Ｎ　ＤゲーＩ・（２１）
への信号線（２５）上の一人力も１′高」となる。そこ
で、サーチ・パターンの第１部分に対する連想サーチが
メモリアレイ内で行われる。例えば、連想メモリ・デバ
イスが１６ビ・ノド幅であるとすると、サーチ・パター
ンの最初の１６ビ・ノドが連想サーチに用いられる。
サーチ・パターンの第１部分に内容の一致した連想メモ
リ内のワードに対し乙信号線（２７）が［商」となり、
一致の生じたメモリ内の各ワード。
・ロケーションで第１サーチ・パターン部分に対してＡ
ＮＬＩす−ト（２１）の両人力が１商」となる。
このときＡＮＤゲート（２１）の出力は１１０１」とな
る。しかし、ワード選択線（２７）の状態が１低」なら
ば、即ちメモリから不一致ｔｎ号が送られ、乙と、ＡＮ
Ｄゲート（２１）の出力は「低」になる。ランチ（２３
）は入力端子（２６）にクロックを受け、出力端子（２
４）の信号状態はＡＮＤゲート（２１）の出力に応じて
決まる。出力端子（２４）の出力はメ丑りから一致（ｇ
号が送られているときｌ”＋１１ｉ　Ｊ　（セント）と
なり、不一致信号が送られているときは１−低」となる
。
次にサーチ・パターンの次の部分がメモリの連想サーチ
に用いられる。よって、１６ビツトの連想メモリ１，３
２ビツトのサーチ・パターンの場合、ピッ）１７乃至３
２は次のサーチのサーチ・パターンを構成する。連想メ
モリはサーチを実行し、一致が検出されると、連続した
回路に対して信号線（２７）上に新しい信号パターンを
発生ずる。（ｉｔ号線（２５）上の人力は、サーチ・パ
ターンの第１部分のサーチにおいてメモリ内の前のワー
ド・ロケーションで一致が起きたときのみ１高」になり
、信号線（２７）上の信号は、サーチ・パターンの今回
の部分についてこの回路に対応し°ζメそり内で一致が
起きたときのみ１晶」になる。ラッチ（２３）が次に再
びクロックを受けると、出力端子（２４）の出力は、サ
ーチ・パターンの２つの部分がメモリ内の２つの連続し
たワードに一致したときの；’ｊｌ”＋ｔＪｉ　Ｊ（セ
ソ！・）となる。サーチ・パターン部分の順次サーチ（
５ｅｑｕｅｎ口ａｔ　５ｅａｒｃｈ　）は、パターンの
全部分がサーチされるまで続く。ランチ（２３）は各サ
ーチの間にクロックを受ける。このように、Ｎビット幅
のメモリにおけるＭＸＮビットのサーチ・パターンは、
ＭｌｌＩｌｌのクロック周期内で達成される。連想メモ
リの性能は、このような順次カーナを行うことによって
それだけ低−１・するが、性能の若干の低下は通當、サ
ーチの融通性が生まれることによっ゛Ｃ充分に補われる
。
以上の如く、連想メモリ自身の幅より大きいサーチ・パ
ターンを可変長サーチ・パターンと同様に使用できる。
説明のため好適実施例につい゛このみ記載したが、本発
明あ要旨を逸脱することなく種々の変化・変更・置換が
できることは明らかであろう。
発明の効果 上述の如く本発明によれば、従来行うことができなかっ
た連想メモリのメモリ幅より大きいサーチ・パターンに
よるサーチが行えるようになるので、任意の大きさのサ
ーチ・パターンを確実にサーチすることができ、またそ
の用途が拡大され汎用性をもたせることができる。しか
も、本発明による装置は簡単な論理素子のみから成るの
で、従来の連想メモリのチップに容易に組込むことがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例をボず回路図、第２図は本発
明の関連技術を示す説明図である。 図中、（１１）は回路手段、（２１）はＡＮＤゲート、
（２３）はランチである。 第　１　口 第　２　口

Claims (1)

    【特許請求の範囲】
  1. 連想メモリの各ワード・ロケーションに対応した複数の
    １ｉ２１路手段を有し、該回路手段は、サーチ・パター
    ンの一部分によるサーチ時、−に記ワード・ロケーショ
    ンのデータが上記サーチ・パターンの一部分と一致し、
    且つ上記サーチ・パターンの他の部分による前回のサー
    チ時、上記ワード・ロケーションの直前のワード・ロケ
    ーションの内容が上記サーチ・パターンの他の部分と一
    致しζいるとき、一致信号を出力することを特徴とする
    連想メモリのメモリ幅拡張装置。
JP59112889A 1983-06-07 1984-06-01 連想メモリのメモリ幅拡張装置 Granted JPS605497A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US502048 1983-06-07
US06/502,048 US4575818A (en) 1983-06-07 1983-06-07 Apparatus for in effect extending the width of an associative memory by serial matching of portions of the search pattern

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Publication Number Publication Date
JPS605497A true JPS605497A (ja) 1985-01-12
JPS635839B2 JPS635839B2 (ja) 1988-02-05

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ID=23996113

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JP59112889A Granted JPS605497A (ja) 1983-06-07 1984-06-01 連想メモリのメモリ幅拡張装置

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