JPS605497A - 連想メモリのメモリ幅拡張装置 - Google Patents
連想メモリのメモリ幅拡張装置Info
- Publication number
- JPS605497A JPS605497A JP59112889A JP11288984A JPS605497A JP S605497 A JPS605497 A JP S605497A JP 59112889 A JP59112889 A JP 59112889A JP 11288984 A JP11288984 A JP 11288984A JP S605497 A JPS605497 A JP S605497A
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- JP
- Japan
- Prior art keywords
- memory
- associative
- search
- search pattern
- associative memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims description 57
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/903—Querying
- G06F16/90335—Query processing
- G06F16/90344—Query processing by using string matching techniques
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Theoretical Computer Science (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は内容によりサーチを行う連想メモリに関し、特
に連想メモリのメモリ幅拡張装置に関する。
に連想メモリのメモリ幅拡張装置に関する。
背景技術とその問題点
連想メモリ (associative memory
)は、物理ロケーション(physical 1oca
tion >によってではなく、内容によってサーチさ
れる。連想メモリを構成する(1ム1々のセルは、池の
メモリと同様に各々、情報の1ビツトを含む。所定数の
ビットにより、1ワードが構成される。辻想サーチでは
、メモリ内の複数のワードは、一連のデータビットから
成る既知のサーチ・パターンと、同時に(並列に)比校
される。一致が検出されると、その一致したデータを含
むセルの物理ロケーションが決定される。連想メモリの
主な利点は、全メモリのサーチが実質的に1ワードのサ
ーチを行うに要する時間で迅速に行われることである。
)は、物理ロケーション(physical 1oca
tion >によってではなく、内容によってサーチさ
れる。連想メモリを構成する(1ム1々のセルは、池の
メモリと同様に各々、情報の1ビツトを含む。所定数の
ビットにより、1ワードが構成される。辻想サーチでは
、メモリ内の複数のワードは、一連のデータビットから
成る既知のサーチ・パターンと、同時に(並列に)比校
される。一致が検出されると、その一致したデータを含
むセルの物理ロケーションが決定される。連想メモリの
主な利点は、全メモリのサーチが実質的に1ワードのサ
ーチを行うに要する時間で迅速に行われることである。
成る連想メモリは、その設計により特定のメモリ幅(w
idLh )に限定され、メモリをカスゲート”接続(
cascadln6 ) L/て拡張することができな
い。
idLh )に限定され、メモリをカスゲート”接続(
cascadln6 ) L/て拡張することができな
い。
よってこのようなメモリは、所定のワード′に対するビ
ット数が成る最大値例えば16ビツトに制限され、この
メモリに対する16ビツトより大きいサーチ・パターン
は確実にはサーチされない。これは大きな欠点であり、
従ってこのようなメモリは、その用途も限定されること
になる。
ット数が成る最大値例えば16ビツトに制限され、この
メモリに対する16ビツトより大きいサーチ・パターン
は確実にはサーチされない。これは大きな欠点であり、
従ってこのようなメモリは、その用途も限定されること
になる。
他の連想メモリには、固定長のサーチ・パターンでのみ
サーチ角部に設計されたものも・ある。これは、可変長
のサーチ・パターンでサーチを行いたいときに問題とな
る。
サーチ角部に設計されたものも・ある。これは、可変長
のサーチ・パターンでサーチを行いたいときに問題とな
る。
発明の目的
本発明の目的は、連想メモリのメモリ幅より大きいサー
チ・パターンによってもサーチが行われるよう、連想メ
モリのメモリ幅を実質的に拡張する連想メモリのメモリ
l開拡張装置を提供することである。
チ・パターンによってもサーチが行われるよう、連想メ
モリのメモリ幅を実質的に拡張する連想メモリのメモリ
l開拡張装置を提供することである。
発明の概要
本発明は連想メモリに用いられるものであり、メモリデ
バイス内の所定のワード・ロケーションに関連し、一致
信号を出力する回路手段を含む。
バイス内の所定のワード・ロケーションに関連し、一致
信号を出力する回路手段を含む。
一致信号は、そのワード・ロケーションのデータがメモ
リの現在の連想サーチ中に用いられる選択されたサーチ
・パターンの一部と一致し、且つメモリデバイス内のそ
の前のワード・ロケーションのデータが、メモリの連想
サーチ中に直前に用いられた選択されたサーチ・パター
ンの一部と一致していたとき発生される。
リの現在の連想サーチ中に用いられる選択されたサーチ
・パターンの一部と一致し、且つメモリデバイス内のそ
の前のワード・ロケーションのデータが、メモリの連想
サーチ中に直前に用いられた選択されたサーチ・パター
ンの一部と一致していたとき発生される。
実施例
数個の論理素子を含む本発明は、連想メモリ・デバイス
の現存のチップ設計に都合よく絹込むことができる。本
発明を適用して有益な連想メモリデバイスの一例として
、本出願人に譲渡されたトーツス・エイ・アJレミー(
Thomas A、八1my)等による米国特許出願K
(S 502.041、発明の名イ(ト(大記1意容量
連想メモリ(lligh Storage Capac
ity^5sociaLive Men+ory) J
が挙げられる。先ずこの米国特許出願を第2図を参照し
ながら説明する。
の現存のチップ設計に都合よく絹込むことができる。本
発明を適用して有益な連想メモリデバイスの一例として
、本出願人に譲渡されたトーツス・エイ・アJレミー(
Thomas A、八1my)等による米国特許出願K
(S 502.041、発明の名イ(ト(大記1意容量
連想メモリ(lligh Storage Capac
ity^5sociaLive Men+ory) J
が挙げられる。先ずこの米国特許出願を第2図を参照し
ながら説明する。
この米国特許出願は第2図に示すように、連想メモリア
レイ (31) 、マスク/データ駆動ブロック (3
3) 、アドレスデコーダ(35)、一致検出ブロック
(31)及びアドレスエンコーダ(39)を含む連想メ
モリデバイスを開示している。これらの構成要素は1つ
のチップ内に組込まれ得る。連想メモリデバイスは従来
のランダム?クセスメ゛eIJ(RAM)と同様の働き
をするRAMモードまたば連想サーチを行う連想モード
で動作する。RAMモート”では、アドレスデコーダ(
35)により連想メモリ内の任愁のロケーションが指定
され、そのロケーションの内容の読出し、または着・込
みがマー スフ/データ駆動ブロック(33)を介し6
行われる。このとき、アドレスデコーダ(35)はAN
Dゲー1−(35a)によりイネーブルされ、一致検出
ブロック(37)及びアドレスエンコーダ(39)は夫
々インバータ(37a)及びANDゲート(39a)に
よりディスエーブルされる。連想モードでは逆にアドレ
スデコーダ(35)がディスエーブルされ、一致検出プ
ロック(37)及びアドレスエンコーダ(39)がイネ
ーブルされる。連想モートではマスク/データ駆動ブロ
ック(33)から、号−チの対象となるビット位置を指
定するマスク信号及びサチ・パターンのデータが人力さ
れる。サーチ・パターンは、同時に連想メモリ(31)
の各ロケーションの内容と比較される。連想メモリ (
31)は各ワード・ロケーションに対して1本の出力線
を有する。この出力線の信号状態(「高」または「低」
)はそのロケーションの内容に対してサーチパターンの
一致が生じたかどうかを示す。一致検出ブロック(37
)は、人々これらの出力線を受ける複数の一致検出回路
を含み、一致の生じた1:ロケーションのうぢ最十位の
ロケーションに対応する111号を出力する。この信号
はアドレスエンコーダ(3!3)に入力され、一致の生
じた最1・位のCIロケーション決定される。
レイ (31) 、マスク/データ駆動ブロック (3
3) 、アドレスデコーダ(35)、一致検出ブロック
(31)及びアドレスエンコーダ(39)を含む連想メ
モリデバイスを開示している。これらの構成要素は1つ
のチップ内に組込まれ得る。連想メモリデバイスは従来
のランダム?クセスメ゛eIJ(RAM)と同様の働き
をするRAMモードまたば連想サーチを行う連想モード
で動作する。RAMモート”では、アドレスデコーダ(
35)により連想メモリ内の任愁のロケーションが指定
され、そのロケーションの内容の読出し、または着・込
みがマー スフ/データ駆動ブロック(33)を介し6
行われる。このとき、アドレスデコーダ(35)はAN
Dゲー1−(35a)によりイネーブルされ、一致検出
ブロック(37)及びアドレスエンコーダ(39)は夫
々インバータ(37a)及びANDゲート(39a)に
よりディスエーブルされる。連想モードでは逆にアドレ
スデコーダ(35)がディスエーブルされ、一致検出プ
ロック(37)及びアドレスエンコーダ(39)がイネ
ーブルされる。連想モートではマスク/データ駆動ブロ
ック(33)から、号−チの対象となるビット位置を指
定するマスク信号及びサチ・パターンのデータが人力さ
れる。サーチ・パターンは、同時に連想メモリ(31)
の各ロケーションの内容と比較される。連想メモリ (
31)は各ワード・ロケーションに対して1本の出力線
を有する。この出力線の信号状態(「高」または「低」
)はそのロケーションの内容に対してサーチパターンの
一致が生じたかどうかを示す。一致検出ブロック(37
)は、人々これらの出力線を受ける複数の一致検出回路
を含み、一致の生じた1:ロケーションのうぢ最十位の
ロケーションに対応する111号を出力する。この信号
はアドレスエンコーダ(3!3)に入力され、一致の生
じた最1・位のCIロケーション決定される。
本発明に係る回路は、上述したメモリプレイと一致検出
ブロックとの間に用い得る。他の連想メモリにおいても
同様である。第1し1ば本発明の一実施例のブロック図
を示す。連想メモリアレイの各ワード・ロケーションは
破線(13)及び(15)間に示した回路(11)を有
する。この回路は図示の如くカスケード接続される。連
想メモリ)ルイ内のiiIのマノードに対する回路(1
4)は、破線(13)の」一方にボされ、その出力信号
を回路(11)の人力線(25)に供給する。回路(1
1)の出力線(19)は連想メモリ’jlレイ内の後続
ワード・ロケーションに対応する同様の回路の入力線に
接続される。
ブロックとの間に用い得る。他の連想メモリにおいても
同様である。第1し1ば本発明の一実施例のブロック図
を示す。連想メモリアレイの各ワード・ロケーションは
破線(13)及び(15)間に示した回路(11)を有
する。この回路は図示の如くカスケード接続される。連
想メモリ)ルイ内のiiIのマノードに対する回路(1
4)は、破線(13)の」一方にボされ、その出力信号
を回路(11)の人力線(25)に供給する。回路(1
1)の出力線(19)は連想メモリ’jlレイ内の後続
ワード・ロケーションに対応する同様の回路の入力線に
接続される。
回路(11)は、ANDゲート(21)及びラッチ(2
3)から成る。ANDゲート(21)は2本の入力線(
25)及び(27)を有する。入力線(25)は上述の
如く、前段の回路の出力線に接続される。
3)から成る。ANDゲート(21)は2本の入力線(
25)及び(27)を有する。入力線(25)は上述の
如く、前段の回路の出力線に接続される。
入力線(27)へは、連想メモリからのワード選択線(
上述のメモリアレイの出力線)が接続される。
上述のメモリアレイの出力線)が接続される。
ワード選択線は、メモリ内の所定のワード・ロケーショ
ンから導かれる。メモリからのこのワード選択線の信号
状態は、そのワードがサーチ・パターンに一致したかど
うかを示す。連想サーチは、メモリ内で実行され、その
結果を表す信号はANDゲート(21)を通過する。
ンから導かれる。メモリからのこのワード選択線の信号
状態は、そのワードがサーチ・パターンに一致したかど
うかを示す。連想サーチは、メモリ内で実行され、その
結果を表す信号はANDゲート(21)を通過する。
ANDゲート(21)の出力はラッチ(23)の一方の
端子すなわぢ入力端子D(22)へ入力される。
端子すなわぢ入力端子D(22)へ入力される。
他方の端子すなわち出力端子Q(24)の信号はこの回
路の出力であり、上述の米国特許出願に開ボされた一致
検出回路の如き後続の回路へ供給される。他方の端子(
24)から更に出力線(19)が伸び、後続回路のAN
Dゲートの一人力線へ接続される。ランチ(23)はま
た、ランチ用のクロックが供給されるクロック入力端子
(26)を有する。
路の出力であり、上述の米国特許出願に開ボされた一致
検出回路の如き後続の回路へ供給される。他方の端子(
24)から更に出力線(19)が伸び、後続回路のAN
Dゲートの一人力線へ接続される。ランチ(23)はま
た、ランチ用のクロックが供給されるクロック入力端子
(26)を有する。
次に動作を説明する。まず複数の回路の各々のランチは
初期化信号によってセ・ノドされる。こうしてラッチ(
23)は最初セ・ノド状態におかれ、端子(24)には
1Irli j信号が出力される。これは全回路に対し
て一致を示す。よツ’r A N DゲーI・(21)
への信号線(25)上の一人力も1′高」となる。そこ
で、サーチ・パターンの第1部分に対する連想サーチが
メモリアレイ内で行われる。例えば、連想メモリ・デバ
イスが16ビ・ノド幅であるとすると、サーチ・パター
ンの最初の16ビ・ノドが連想サーチに用いられる。
初期化信号によってセ・ノドされる。こうしてラッチ(
23)は最初セ・ノド状態におかれ、端子(24)には
1Irli j信号が出力される。これは全回路に対し
て一致を示す。よツ’r A N DゲーI・(21)
への信号線(25)上の一人力も1′高」となる。そこ
で、サーチ・パターンの第1部分に対する連想サーチが
メモリアレイ内で行われる。例えば、連想メモリ・デバ
イスが16ビ・ノド幅であるとすると、サーチ・パター
ンの最初の16ビ・ノドが連想サーチに用いられる。
サーチ・パターンの第1部分に内容の一致した連想メモ
リ内のワードに対し乙信号線(27)が[商」となり、
一致の生じたメモリ内の各ワード。
リ内のワードに対し乙信号線(27)が[商」となり、
一致の生じたメモリ内の各ワード。
・ロケーションで第1サーチ・パターン部分に対してA
NLIす−ト(21)の両人力が1商」となる。
NLIす−ト(21)の両人力が1商」となる。
このときANDゲート(21)の出力は1101」とな
る。しかし、ワード選択線(27)の状態が1低」なら
ば、即ちメモリから不一致tn号が送られ、乙と、AN
Dゲート(21)の出力は「低」になる。ランチ(23
)は入力端子(26)にクロックを受け、出力端子(2
4)の信号状態はANDゲート(21)の出力に応じて
決まる。出力端子(24)の出力はメ丑りから一致(g
号が送られているときl”+11i J (セント)と
なり、不一致信号が送られているときは1−低」となる
。
る。しかし、ワード選択線(27)の状態が1低」なら
ば、即ちメモリから不一致tn号が送られ、乙と、AN
Dゲート(21)の出力は「低」になる。ランチ(23
)は入力端子(26)にクロックを受け、出力端子(2
4)の信号状態はANDゲート(21)の出力に応じて
決まる。出力端子(24)の出力はメ丑りから一致(g
号が送られているときl”+11i J (セント)と
なり、不一致信号が送られているときは1−低」となる
。
次にサーチ・パターンの次の部分がメモリの連想サーチ
に用いられる。よって、16ビツトの連想メモリ1,3
2ビツトのサーチ・パターンの場合、ピッ)17乃至3
2は次のサーチのサーチ・パターンを構成する。連想メ
モリはサーチを実行し、一致が検出されると、連続した
回路に対して信号線(27)上に新しい信号パターンを
発生ずる。(it号線(25)上の人力は、サーチ・パ
ターンの第1部分のサーチにおいてメモリ内の前のワー
ド・ロケーションで一致が起きたときのみ1高」になり
、信号線(27)上の信号は、サーチ・パターンの今回
の部分についてこの回路に対応し°ζメそり内で一致が
起きたときのみ1晶」になる。ラッチ(23)が次に再
びクロックを受けると、出力端子(24)の出力は、サ
ーチ・パターンの2つの部分がメモリ内の2つの連続し
たワードに一致したときの;’jl”+tJi J(セ
ソ!・)となる。サーチ・パターン部分の順次サーチ(
5equen口at 5earch )は、パターンの
全部分がサーチされるまで続く。ランチ(23)は各サ
ーチの間にクロックを受ける。このように、Nビット幅
のメモリにおけるMXNビットのサーチ・パターンは、
MllIllのクロック周期内で達成される。連想メモ
リの性能は、このような順次カーナを行うことによって
それだけ低−1・するが、性能の若干の低下は通當、サ
ーチの融通性が生まれることによっ゛C充分に補われる
。
に用いられる。よって、16ビツトの連想メモリ1,3
2ビツトのサーチ・パターンの場合、ピッ)17乃至3
2は次のサーチのサーチ・パターンを構成する。連想メ
モリはサーチを実行し、一致が検出されると、連続した
回路に対して信号線(27)上に新しい信号パターンを
発生ずる。(it号線(25)上の人力は、サーチ・パ
ターンの第1部分のサーチにおいてメモリ内の前のワー
ド・ロケーションで一致が起きたときのみ1高」になり
、信号線(27)上の信号は、サーチ・パターンの今回
の部分についてこの回路に対応し°ζメそり内で一致が
起きたときのみ1晶」になる。ラッチ(23)が次に再
びクロックを受けると、出力端子(24)の出力は、サ
ーチ・パターンの2つの部分がメモリ内の2つの連続し
たワードに一致したときの;’jl”+tJi J(セ
ソ!・)となる。サーチ・パターン部分の順次サーチ(
5equen口at 5earch )は、パターンの
全部分がサーチされるまで続く。ランチ(23)は各サ
ーチの間にクロックを受ける。このように、Nビット幅
のメモリにおけるMXNビットのサーチ・パターンは、
MllIllのクロック周期内で達成される。連想メモ
リの性能は、このような順次カーナを行うことによって
それだけ低−1・するが、性能の若干の低下は通當、サ
ーチの融通性が生まれることによっ゛C充分に補われる
。
以上の如く、連想メモリ自身の幅より大きいサーチ・パ
ターンを可変長サーチ・パターンと同様に使用できる。
ターンを可変長サーチ・パターンと同様に使用できる。
説明のため好適実施例につい゛このみ記載したが、本発
明あ要旨を逸脱することなく種々の変化・変更・置換が
できることは明らかであろう。
明あ要旨を逸脱することなく種々の変化・変更・置換が
できることは明らかであろう。
発明の効果
上述の如く本発明によれば、従来行うことができなかっ
た連想メモリのメモリ幅より大きいサーチ・パターンに
よるサーチが行えるようになるので、任意の大きさのサ
ーチ・パターンを確実にサーチすることができ、またそ
の用途が拡大され汎用性をもたせることができる。しか
も、本発明による装置は簡単な論理素子のみから成るの
で、従来の連想メモリのチップに容易に組込むことがで
きる。
た連想メモリのメモリ幅より大きいサーチ・パターンに
よるサーチが行えるようになるので、任意の大きさのサ
ーチ・パターンを確実にサーチすることができ、またそ
の用途が拡大され汎用性をもたせることができる。しか
も、本発明による装置は簡単な論理素子のみから成るの
で、従来の連想メモリのチップに容易に組込むことがで
きる。
第1図は本発明の一実施例をボず回路図、第2図は本発
明の関連技術を示す説明図である。 図中、(11)は回路手段、(21)はANDゲート、
(23)はランチである。 第 1 口 第 2 口
明の関連技術を示す説明図である。 図中、(11)は回路手段、(21)はANDゲート、
(23)はランチである。 第 1 口 第 2 口
Claims (1)
- 連想メモリの各ワード・ロケーションに対応した複数の
1i21路手段を有し、該回路手段は、サーチ・パター
ンの一部分によるサーチ時、−に記ワード・ロケーショ
ンのデータが上記サーチ・パターンの一部分と一致し、
且つ上記サーチ・パターンの他の部分による前回のサー
チ時、上記ワード・ロケーションの直前のワード・ロケ
ーションの内容が上記サーチ・パターンの他の部分と一
致しζいるとき、一致信号を出力することを特徴とする
連想メモリのメモリ幅拡張装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US502048 | 1983-06-07 | ||
US06/502,048 US4575818A (en) | 1983-06-07 | 1983-06-07 | Apparatus for in effect extending the width of an associative memory by serial matching of portions of the search pattern |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS605497A true JPS605497A (ja) | 1985-01-12 |
JPS635839B2 JPS635839B2 (ja) | 1988-02-05 |
Family
ID=23996113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59112889A Granted JPS605497A (ja) | 1983-06-07 | 1984-06-01 | 連想メモリのメモリ幅拡張装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4575818A (ja) |
JP (1) | JPS605497A (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4959811A (en) * | 1986-11-03 | 1990-09-25 | Texas Instruments Incorporated | Content addressable memory including comparison inhibit and shift register circuits |
US5122984A (en) * | 1987-01-07 | 1992-06-16 | Bernard Strehler | Parallel associative memory system |
JPH01103341A (ja) * | 1987-10-16 | 1989-04-20 | Nec Corp | アドレス検出回路 |
US5072422A (en) * | 1989-05-15 | 1991-12-10 | E-Systems, Inc. | Content-addressed memory system with word cells having select and match bits |
US5440715A (en) * | 1990-06-27 | 1995-08-08 | Advanced Micro Devices, Inc. | Method and apparatus for expanding the width of a content addressable memory using a continuation bit |
US5317708A (en) * | 1990-06-29 | 1994-05-31 | Digital Equipment Corporation | Apparatus and method for an improved content addressable memory |
US5319762A (en) * | 1990-09-07 | 1994-06-07 | The Mitre Corporation | Associative memory capable of matching a variable indicator in one string of characters with a portion of another string |
JPH07114577A (ja) * | 1993-07-16 | 1995-05-02 | Internatl Business Mach Corp <Ibm> | データ検索装置、データ圧縮装置及び方法 |
US5586288A (en) * | 1993-09-22 | 1996-12-17 | Hilevel Technology, Inc. | Memory interface chip with rapid search capability |
KR950034265A (ko) * | 1994-02-10 | 1995-12-28 | 도자끼 시노부 | 연상메모리 |
KR100198065B1 (ko) * | 1995-06-28 | 1999-06-15 | 김영환 | 하드웨어 패킷 라우터의 목적지 어드레스 검출장치 |
US6944709B2 (en) * | 1999-09-23 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with block-programmable mask write mode, word width and priority |
US6542391B2 (en) * | 2000-06-08 | 2003-04-01 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
US6813680B1 (en) | 2000-06-14 | 2004-11-02 | Netlogic Microsystems, Inc. | Method and apparatus for loading comparand data into a content addressable memory system |
US6751701B1 (en) | 2000-06-14 | 2004-06-15 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a multiple match in an intra-row configurable CAM system |
US6757779B1 (en) | 1999-09-23 | 2004-06-29 | Netlogic Microsystems, Inc. | Content addressable memory with selectable mask write mode |
US6934795B2 (en) * | 1999-09-23 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with programmable word width and programmable priority |
US6799243B1 (en) | 2000-06-14 | 2004-09-28 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a match in an intra-row configurable cam system |
US6246601B1 (en) | 2000-06-14 | 2001-06-12 | Netlogic Microsystems, Inc. | Method and apparatus for using an inter-row configurable content addressable memory |
US6560670B1 (en) | 2000-06-14 | 2003-05-06 | Netlogic Microsystems, Inc. | Inter-row configurability of content addressable memory |
US6243281B1 (en) | 2000-06-14 | 2001-06-05 | Netlogic Microsystems, Inc. | Method and apparatus for accessing a segment of CAM cells in an intra-row configurable CAM system |
US6252789B1 (en) | 2000-06-14 | 2001-06-26 | Netlogic Microsystems, Inc. | Inter-row configurability of content addressable memory |
US7107478B2 (en) * | 2002-12-05 | 2006-09-12 | Connex Technology, Inc. | Data processing system having a Cartesian Controller |
US7069386B2 (en) | 2001-08-10 | 2006-06-27 | Connex Technology, Inc. | Associative memory device |
US7383421B2 (en) * | 2002-12-05 | 2008-06-03 | Brightscale, Inc. | Cellular engine for a data processing system |
US6760821B2 (en) | 2001-08-10 | 2004-07-06 | Gemicer, Inc. | Memory engine for the inspection and manipulation of data |
US7451293B2 (en) * | 2005-10-21 | 2008-11-11 | Brightscale Inc. | Array of Boolean logic controlled processing elements with concurrent I/O processing and instruction sequencing |
CN101371262A (zh) * | 2006-01-10 | 2009-02-18 | 光明测量公司 | 用于在并行处理***中调度多媒体数据处理的方法和装置 |
US20080244238A1 (en) * | 2006-09-01 | 2008-10-02 | Bogdan Mitu | Stream processing accelerator |
US9563433B1 (en) | 2006-09-01 | 2017-02-07 | Allsearch Semi Llc | System and method for class-based execution of an instruction broadcasted to an array of processing elements |
WO2008027567A2 (en) * | 2006-09-01 | 2008-03-06 | Brightscale, Inc. | Integral parallel machine |
US20080055307A1 (en) * | 2006-09-01 | 2008-03-06 | Lazar Bivolarski | Graphics rendering pipeline |
US20080059763A1 (en) * | 2006-09-01 | 2008-03-06 | Lazar Bivolarski | System and method for fine-grain instruction parallelism for increased efficiency of processing compressed multimedia data |
US20080059762A1 (en) * | 2006-09-01 | 2008-03-06 | Bogdan Mitu | Multi-sequence control for a data parallel system |
US20080059467A1 (en) * | 2006-09-05 | 2008-03-06 | Lazar Bivolarski | Near full motion search algorithm |
US7539031B2 (en) * | 2006-09-19 | 2009-05-26 | Netlogic Microsystems, Inc. | Inexact pattern searching using bitmap contained in a bitcheck command |
US8046532B2 (en) * | 2007-08-27 | 2011-10-25 | Comtech Ef Data Corp. | Content-addressable memories and state machines for performing three-byte matches and secondary matches, and for providing error protection |
US8862603B1 (en) | 2010-11-03 | 2014-10-14 | Netlogic Microsystems, Inc. | Minimizing state lists for non-deterministic finite state automatons |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5654677A (en) * | 1979-10-08 | 1981-05-14 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4296475A (en) * | 1978-12-19 | 1981-10-20 | U.S. Philips Corporation | Word-organized, content-addressable memory |
-
1983
- 1983-06-07 US US06/502,048 patent/US4575818A/en not_active Expired - Lifetime
-
1984
- 1984-06-01 JP JP59112889A patent/JPS605497A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5654677A (en) * | 1979-10-08 | 1981-05-14 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
Also Published As
Publication number | Publication date |
---|---|
JPS635839B2 (ja) | 1988-02-05 |
US4575818A (en) | 1986-03-11 |
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