JPH06251589A - 連想メモリ入出力制御回路 - Google Patents
連想メモリ入出力制御回路Info
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- JPH06251589A JPH06251589A JP4142993A JP4142993A JPH06251589A JP H06251589 A JPH06251589 A JP H06251589A JP 4142993 A JP4142993 A JP 4142993A JP 4142993 A JP4142993 A JP 4142993A JP H06251589 A JPH06251589 A JP H06251589A
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- associative memory
- input
- data
- signal
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- G11—INFORMATION STORAGE
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- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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Abstract
(57)【要約】
【目的】 連想メモリ入出力制御回路に関し、データを
記憶させる連想メモリをあらかじめ選別することによっ
てデータの検索および記憶の対象となる連想メモリを特
定し、短時間でデータの検索および記憶を行うことを可
能とする。 【構成】 連想メモリ装置で用いられるＮビットのデー
タを入力値として、複数の連想メモリ装置のいずれかひ
とつを選択する選択回路を設ける。選択回路はＮビット
のデータからパリティビットを生成して、パリティビッ
トが０（ローレベル）か１（ハイレベル）かを判定す
る。そして、あらかじめ定めておいた規則に基づいて、
いずれかの連想メモリ装置に対する制卸信号すなわちチ
ップイネーブル（ＣＥ）信号の供給のみを有効とする。
これによって、検索および記憶の対象となる連想メモリ
装置はひとつとなるため、検索および記憶に要する時間
が短縮される。
記憶させる連想メモリをあらかじめ選別することによっ
てデータの検索および記憶の対象となる連想メモリを特
定し、短時間でデータの検索および記憶を行うことを可
能とする。 【構成】 連想メモリ装置で用いられるＮビットのデー
タを入力値として、複数の連想メモリ装置のいずれかひ
とつを選択する選択回路を設ける。選択回路はＮビット
のデータからパリティビットを生成して、パリティビッ
トが０（ローレベル）か１（ハイレベル）かを判定す
る。そして、あらかじめ定めておいた規則に基づいて、
いずれかの連想メモリ装置に対する制卸信号すなわちチ
ップイネーブル（ＣＥ）信号の供給のみを有効とする。
これによって、検索および記憶の対象となる連想メモリ
装置はひとつとなるため、検索および記憶に要する時間
が短縮される。
Description
【０００１】
【産業上の利用分野】本発明は連想メモリ入出力制御回
路に係り、特にデータの検索を行うための連想メモリ装
置を複数個用いる場合に、短時間で検索および記憶を行
なうことができる連想メモリ入出力制御回路に関する。
路に係り、特にデータの検索を行うための連想メモリ装
置を複数個用いる場合に、短時間で検索および記憶を行
なうことができる連想メモリ入出力制御回路に関する。
【０００２】
【従来の技術】図２は、従来の連想メモリ入出力制御回
路の一例を示す図であり、図３は、図２においてデータ
の検索および記憶が行われるときのタイミングチャート
を示す図である。以下、図２および図３により、連想メ
モリ入出力制御回路の動作について説明する。
路の一例を示す図であり、図３は、図２においてデータ
の検索および記憶が行われるときのタイミングチャート
を示す図である。以下、図２および図３により、連想メ
モリ入出力制御回路の動作について説明する。
【０００３】図２において、連想メモリ２１および２２
は８つの入出力端子を有する。すなわち、チップイネー
ブル（ＣＥ）入力端子２１１および２２１，ライトイネ
ーブル（ＷＥ）入力端子２１２および２２２，アウトイ
ネーブル（ＯＥ）入力端子２１３および２２３，データ
入出力端子２１４および２２４，フル・イン（ＦＩ）入
力端子２１５および２２５，マッチ・イン（ＭＩ）入力
端子２１６および２２６，フル・フラグ（ＦＦ）出力端
子２１７および２２７，マッチ・フラグ（ＭＦ）出力端
子２１８および２２８である。
は８つの入出力端子を有する。すなわち、チップイネー
ブル（ＣＥ）入力端子２１１および２２１，ライトイネ
ーブル（ＷＥ）入力端子２１２および２２２，アウトイ
ネーブル（ＯＥ）入力端子２１３および２２３，データ
入出力端子２１４および２２４，フル・イン（ＦＩ）入
力端子２１５および２２５，マッチ・イン（ＭＩ）入力
端子２１６および２２６，フル・フラグ（ＦＦ）出力端
子２１７および２２７，マッチ・フラグ（ＭＦ）出力端
子２１８および２２８である。
【０００４】ＣＥ入力端子２１１および２２１は外部か
らＣＥ信号が入力される端子であり、ＣＥ信号がハイレ
ベルである間だけ、当該連想メモリに対する外部からの
アクセスが有効となる。ＷＥ入力端子２１２および２２
２は外部からＷＥ信号が入力される端子であり、ＷＥ信
号がハイレベルとなって所定時間経過後に当該連想メモ
リに対する外部からのデータ入力が有効となる。ＯＥ入
力端子２１３および２２３は外部からＯＥ信号が入力さ
れる端子であり、ＯＥ信号がハイレベルとなって所定時
間経過後に当該連想メモリから外部へのデータ出力が有
効となる。データ入出力端子２１４および２２４は上記
によるデータの入出力を行う端子であり、ＷＥ信号がハ
イレベルであるときに入力端子、ＯＥ信号がハイレベル
であるときに出力端子となる。
らＣＥ信号が入力される端子であり、ＣＥ信号がハイレ
ベルである間だけ、当該連想メモリに対する外部からの
アクセスが有効となる。ＷＥ入力端子２１２および２２
２は外部からＷＥ信号が入力される端子であり、ＷＥ信
号がハイレベルとなって所定時間経過後に当該連想メモ
リに対する外部からのデータ入力が有効となる。ＯＥ入
力端子２１３および２２３は外部からＯＥ信号が入力さ
れる端子であり、ＯＥ信号がハイレベルとなって所定時
間経過後に当該連想メモリから外部へのデータ出力が有
効となる。データ入出力端子２１４および２２４は上記
によるデータの入出力を行う端子であり、ＷＥ信号がハ
イレベルであるときに入力端子、ＯＥ信号がハイレベル
であるときに出力端子となる。
【０００５】ＦＩ入力端子２１５および２２５は外部か
らＦＩ信号が入力される端子であり、ＦＩ信号がハイレ
ベルであるとき、当該連想メモリ内の未記憶領域に対し
てデータの記憶が行われる。ＭＩ入力端子２１６および
２２６は外部からＭＩ信号が入力される端子であり、Ｍ
Ｉ信号がハイレベルであるとき、当該連想メモリ内に指
定されたデータが存在するか否かの検索が行われる。Ｆ
Ｆ出力端子２１７および２２７は外部へＦＦ信号が出力
される端子である。ＦＦ信号は、データの記憶指示がな
されたにもかかわらず当該連想メモリ内に未記憶領域が
存在しないときにハイレベルとなる。ＭＦ出力端子２１
８および２２８は外部へＭＦ信号が出力される端子であ
る。ＭＦ信号は、データの検索指示がなされたにもかか
わらず当該連想メモリ内にそのデータが存在しなかった
ときにハイレベルとなる。
らＦＩ信号が入力される端子であり、ＦＩ信号がハイレ
ベルであるとき、当該連想メモリ内の未記憶領域に対し
てデータの記憶が行われる。ＭＩ入力端子２１６および
２２６は外部からＭＩ信号が入力される端子であり、Ｍ
Ｉ信号がハイレベルであるとき、当該連想メモリ内に指
定されたデータが存在するか否かの検索が行われる。Ｆ
Ｆ出力端子２１７および２２７は外部へＦＦ信号が出力
される端子である。ＦＦ信号は、データの記憶指示がな
されたにもかかわらず当該連想メモリ内に未記憶領域が
存在しないときにハイレベルとなる。ＭＦ出力端子２１
８および２２８は外部へＭＦ信号が出力される端子であ
る。ＭＦ信号は、データの検索指示がなされたにもかか
わらず当該連想メモリ内にそのデータが存在しなかった
ときにハイレベルとなる。
【０００６】図２において、指示回路１はＣＥ信号出力
端子１１，ＷＥ信号出力端子１２，ＯＥ信号出力端子１
３を有しており、ＣＥ信号出力端子１１が結線１０１を
介してＣＥ入力端子２１１および２２１に、ＷＥ信号出
力端子１２が結線１０２を介してＷＥ入力端子２１２お
よび２２２に、ＯＥ信号出力端子１３が結線１０３を介
してＯＥ入力端子２１３および２２３に、それぞれ接続
されている。また、データ入出力端子２１４および２２
４には結線１０４が接続されており、外部とのデータ信
号の入出力が行われる。
端子１１，ＷＥ信号出力端子１２，ＯＥ信号出力端子１
３を有しており、ＣＥ信号出力端子１１が結線１０１を
介してＣＥ入力端子２１１および２２１に、ＷＥ信号出
力端子１２が結線１０２を介してＷＥ入力端子２１２お
よび２２２に、ＯＥ信号出力端子１３が結線１０３を介
してＯＥ入力端子２１３および２２３に、それぞれ接続
されている。また、データ入出力端子２１４および２２
４には結線１０４が接続されており、外部とのデータ信
号の入出力が行われる。
【０００７】連想メモリ２１および２２は、見かけ上ひ
とつの連想メモリ装置となるようにカスケード接続され
ている。すなわち、第１段である連想メモリ２１のＦＩ
入力端子２１５およびＭＩ入力端子２１６は結線１０５
を介して直流電源３に接続されて、常にハイレベルのＦ
Ｉ信号およびＭＩ信号が供給されている。連想メモリ２
１のＦＦ出力端子２１７は結線１０６を介して第２段で
ある連想メモリ２２のＦＩ入力端子２２５に、ＭＦ出力
端子２１８は結線１０７を介してＭＩ入力端子２２６
に、それぞれ接続されている。また、同図においては第
２段が最終段であるため、連想メモリ２２のＦＦ出力端
子２２７およびＭＦ出力端子２２８には何も接続されて
いないが、上記と同様にさらに他の連想メモリをカスケ
ード接続させることも可能である。
とつの連想メモリ装置となるようにカスケード接続され
ている。すなわち、第１段である連想メモリ２１のＦＩ
入力端子２１５およびＭＩ入力端子２１６は結線１０５
を介して直流電源３に接続されて、常にハイレベルのＦ
Ｉ信号およびＭＩ信号が供給されている。連想メモリ２
１のＦＦ出力端子２１７は結線１０６を介して第２段で
ある連想メモリ２２のＦＩ入力端子２２５に、ＭＦ出力
端子２１８は結線１０７を介してＭＩ入力端子２２６
に、それぞれ接続されている。また、同図においては第
２段が最終段であるため、連想メモリ２２のＦＦ出力端
子２２７およびＭＦ出力端子２２８には何も接続されて
いないが、上記と同様にさらに他の連想メモリをカスケ
ード接続させることも可能である。
【０００８】次に、カスケード接続されて見かけ上ひと
つの連想メモリ装置となっている連想メモリ２１および
２２に対するデータの検索・記憶の手順について説明す
る。
つの連想メモリ装置となっている連想メモリ２１および
２２に対するデータの検索・記憶の手順について説明す
る。
【０００９】図３において、（ａ）は各信号のタイミン
グを合わせる基準となるクロック信号を、（ｂ），
（ｃ），（ｄ）は指示回路１から供給されるＣＥ信号，
ＷＥ信号，ＯＥ信号を、（ｅ）は外部から連想メモリ２
１および２２のデータ入出力端子２１４および２２４に
入力されるデータ信号を、（ｆ）は連想メモリ２１およ
び２２のデータ入出力端子２１４から出力されるデータ
信号を、それぞれ示している。また、，，は、検
索データ入力フェーズ，検索指示フェーズ，検索データ
記憶フェーズを、それぞれ示している。なお、クロック
信号は指示回路１に供給されているが、その発生手段は
図示していない。
グを合わせる基準となるクロック信号を、（ｂ），
（ｃ），（ｄ）は指示回路１から供給されるＣＥ信号，
ＷＥ信号，ＯＥ信号を、（ｅ）は外部から連想メモリ２
１および２２のデータ入出力端子２１４および２２４に
入力されるデータ信号を、（ｆ）は連想メモリ２１およ
び２２のデータ入出力端子２１４から出力されるデータ
信号を、それぞれ示している。また、，，は、検
索データ入力フェーズ，検索指示フェーズ，検索データ
記憶フェーズを、それぞれ示している。なお、クロック
信号は指示回路１に供給されているが、その発生手段は
図示していない。
【００１０】検索データ入力フェーズ：このフェーズ
では、最初に指示回路１から供給するＣＥ信号をハイレ
ベルとするとともに、外部からデータ入出力端子２１４
および２２４に検索対象となる検索データをセットして
安定状態（Varid ）とする。次に、指示回路１から供給
するＷＥ信号をハイレベルとして、所定時間だけその状
態を維持する。これにより、連想メモリ２１および２２
は検索データを入力して、メモリ内の検索データ記憶レ
ジスタに記憶する。最後に、指示回路１から供給するＷ
Ｅ信号およびＣＥ信号をローレベルとして、検索データ
入力フェーズが完了する。
では、最初に指示回路１から供給するＣＥ信号をハイレ
ベルとするとともに、外部からデータ入出力端子２１４
および２２４に検索対象となる検索データをセットして
安定状態（Varid ）とする。次に、指示回路１から供給
するＷＥ信号をハイレベルとして、所定時間だけその状
態を維持する。これにより、連想メモリ２１および２２
は検索データを入力して、メモリ内の検索データ記憶レ
ジスタに記憶する。最後に、指示回路１から供給するＷ
Ｅ信号およびＣＥ信号をローレベルとして、検索データ
入力フェーズが完了する。
【００１１】検索指示フェーズ：このフェーズでは、
最初に指示回路１から供給するＣＥ信号をハイレベルと
した後にＯＥ信号をもハイレベルとする。これを受け
て、連想メモリ２１は検索データ入力フェーズで記憶
された検索データに一致するデータが記憶領域中に存在
するかどうか検索する。そして、連想メモリ２１の記憶
領域に存在するときには、所定時間経過後にデータ入出
力端子２１４から一致したデータが格納されている記憶
領域のアドレス情報を結線１０４に出力する。連想メモ
リ２１に存在しないときには、ＭＦ出力端子２１８から
出力されるＭＦ信号がハイレベルとなってこれが連想メ
モリ２２のＭＩ入力端子に供給されるため、連想メモリ
２２において同様の検索を行う。それでも同一データが
見つからない場合には、検索対象となった最終記録済ア
ドレスの次のアドレスすなわち未記憶領域のアドレス情
報を結線１０４に出力する。最後に、所定時間経過して
結線１０４の出力が安定状態（Varid ）となってから、
上記検索結果を図示しない外部処理手段が読み取って、
指示回路１から供給するＯＥ信号およびＣＥ信号をロー
レベルとすることにより、検索指示フェーズが完了す
る。
最初に指示回路１から供給するＣＥ信号をハイレベルと
した後にＯＥ信号をもハイレベルとする。これを受け
て、連想メモリ２１は検索データ入力フェーズで記憶
された検索データに一致するデータが記憶領域中に存在
するかどうか検索する。そして、連想メモリ２１の記憶
領域に存在するときには、所定時間経過後にデータ入出
力端子２１４から一致したデータが格納されている記憶
領域のアドレス情報を結線１０４に出力する。連想メモ
リ２１に存在しないときには、ＭＦ出力端子２１８から
出力されるＭＦ信号がハイレベルとなってこれが連想メ
モリ２２のＭＩ入力端子に供給されるため、連想メモリ
２２において同様の検索を行う。それでも同一データが
見つからない場合には、検索対象となった最終記録済ア
ドレスの次のアドレスすなわち未記憶領域のアドレス情
報を結線１０４に出力する。最後に、所定時間経過して
結線１０４の出力が安定状態（Varid ）となってから、
上記検索結果を図示しない外部処理手段が読み取って、
指示回路１から供給するＯＥ信号およびＣＥ信号をロー
レベルとすることにより、検索指示フェーズが完了す
る。
【００１２】検索データ記憶フェーズ：このフェーズ
では、最初に指示回路１から供給するＣＥ信号をハイレ
ベルとするとともに、外部からデータ入出力端子２１４
および２２４に検索データの記憶指示コマンドをセット
して安定状態（Varid ）とする。次に、指示回路１から
供給するＷＥ信号をハイレベルとして、所定時間だけそ
の状態を維持する。これにより、連想メモリ２１および
２２は検索データを検索指示フェーズで出力したアド
レス情報に対応する記憶領域に記憶する。最後に、指示
回路１から供給するＷＥ信号およびＣＥ信号をローレベ
ルとして、検索データ記憶フェーズが完了する。
では、最初に指示回路１から供給するＣＥ信号をハイレ
ベルとするとともに、外部からデータ入出力端子２１４
および２２４に検索データの記憶指示コマンドをセット
して安定状態（Varid ）とする。次に、指示回路１から
供給するＷＥ信号をハイレベルとして、所定時間だけそ
の状態を維持する。これにより、連想メモリ２１および
２２は検索データを検索指示フェーズで出力したアド
レス情報に対応する記憶領域に記憶する。最後に、指示
回路１から供給するＷＥ信号およびＣＥ信号をローレベ
ルとして、検索データ記憶フェーズが完了する。
【００１３】以上説明した連想メモリの動作は、検索デ
ータが記憶されているか否かに関わらず（データが全く
記憶されていない状態でも可）、常に正常に行う（エラ
ーとならない）ことができる。また、連想メモリをどん
なに多数個接続させた場合でも、全く同じ動作をする。
したがって、連想メモリの個数や記憶されたデータとは
無関係に入出力制御回路を構成することができるという
利点があり、例えばネットワークにおいてトラフィック
を抑制するためのブリッジング制御などに多用されてい
た。
ータが記憶されているか否かに関わらず（データが全く
記憶されていない状態でも可）、常に正常に行う（エラ
ーとならない）ことができる。また、連想メモリをどん
なに多数個接続させた場合でも、全く同じ動作をする。
したがって、連想メモリの個数や記憶されたデータとは
無関係に入出力制御回路を構成することができるという
利点があり、例えばネットワークにおいてトラフィック
を抑制するためのブリッジング制御などに多用されてい
た。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来の連想メモリ入出力制御回路では、複数個の連想メモ
リをカスケード接続させた構成でデータを検索および記
憶させる場合、連想メモリを順に１つずつ検索および記
憶していくので、連想メモリを多く用いた構成にするほ
ど検索および記憶に必要な時間が増大するという問題点
があった。
来の連想メモリ入出力制御回路では、複数個の連想メモ
リをカスケード接続させた構成でデータを検索および記
憶させる場合、連想メモリを順に１つずつ検索および記
憶していくので、連想メモリを多く用いた構成にするほ
ど検索および記憶に必要な時間が増大するという問題点
があった。
【００１５】したがって本発明の目的は、上記の問題点
を解決して、データを記憶させる連想メモリをあらかじ
め選別することによってデータの検索および記憶の対象
となる連想メモリを特定し、短時間でデータの検索およ
び記憶を行うことのできる連想メモリ入出力制御回路を
提供することにある。
を解決して、データを記憶させる連想メモリをあらかじ
め選別することによってデータの検索および記憶の対象
となる連想メモリを特定し、短時間でデータの検索およ
び記憶を行うことのできる連想メモリ入出力制御回路を
提供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、複数の連想メモリ装置に対するデータの
検索および記憶に関する入出力動作を制御する連想メモ
リ入出力制御回路において、並列して設けられた前記複
数の連想メモリ装置のうちのいずれかひとつを検索デー
タに応じて選別し、選別された前記連想メモリ装置のみ
に対して入出力動作に必要な制卸信号を中継する選択回
路を具備する構成としたものである。
め、本発明は、複数の連想メモリ装置に対するデータの
検索および記憶に関する入出力動作を制御する連想メモ
リ入出力制御回路において、並列して設けられた前記複
数の連想メモリ装置のうちのいずれかひとつを検索デー
タに応じて選別し、選別された前記連想メモリ装置のみ
に対して入出力動作に必要な制卸信号を中継する選択回
路を具備する構成としたものである。
【００１７】例えば、連想メモリ装置で用いられるＮビ
ットのデータを上記選別のための入力値として複数の連
想メモリ装置のいずれかひとつを選択する選択回路を設
ける。選択回路はＮビットのデータにハッシング、パリ
ティ発生、コード化等の演算を施して、演算結果が、奇
数か偶数か、あるいはあらかじめ設定した数より大か小
かなどを判定する。そして、あらかじめ定めておいた規
則に基づいて、いずれかの連想メモリ装置に対する制卸
信号すなわちＣＥ信号の供給のみを有効とする。
ットのデータを上記選別のための入力値として複数の連
想メモリ装置のいずれかひとつを選択する選択回路を設
ける。選択回路はＮビットのデータにハッシング、パリ
ティ発生、コード化等の演算を施して、演算結果が、奇
数か偶数か、あるいはあらかじめ設定した数より大か小
かなどを判定する。そして、あらかじめ定めておいた規
則に基づいて、いずれかの連想メモリ装置に対する制卸
信号すなわちＣＥ信号の供給のみを有効とする。
【００１８】
【作用】上記構成に基づく作用を説明する。
【００１９】本発明によれば、Ｎビットのデータに所定
の演算、例えばハッシング、パリティ発生、コード化等
の演算を施して、その演算結果に応じて複数の連想メモ
リ装置のひとつを選択した後、選択された連想メモリ装
置のみに対してデータの検索および記憶を行うことがで
きる。特に、データの検索においては、連想メモリ型装
置をいくつ用いようとも選択される連想メモリ装置は単
一であるため、検索結果を得るために必要な時間がひと
つの連想メモリの検索に必要な時間と等しくなり、従来
にくらべて短時間で検索および記憶を行うことができ
る。
の演算、例えばハッシング、パリティ発生、コード化等
の演算を施して、その演算結果に応じて複数の連想メモ
リ装置のひとつを選択した後、選択された連想メモリ装
置のみに対してデータの検索および記憶を行うことがで
きる。特に、データの検索においては、連想メモリ型装
置をいくつ用いようとも選択される連想メモリ装置は単
一であるため、検索結果を得るために必要な時間がひと
つの連想メモリの検索に必要な時間と等しくなり、従来
にくらべて短時間で検索および記憶を行うことができ
る。
【００２０】
【実施例】以下、本発明になる連想メモリ入出力制御回
路の一実施例を図面を用いて詳細に説明する。
路の一実施例を図面を用いて詳細に説明する。
【００２１】図１は、本発明の連想メモリ入出力制御回
路の一実施例を示す図である。同図中、図２と同一構成
部分については同一符号を付し、その説明を省略する。
連想メモリ２１および２２のフラグ・イン（ＦＩ）入力
端子２１５，２２５およびマッチ・イン（ＭＩ）入力端
子２１６，２２６は、常にハイレベルの入力信号を得る
ために直流電源３に接続されている。また、連想メモリ
２１および２２のフル・フラグ（ＦＦ）出力端子２１
７，２２７およびマッチ・フラグ（ＭＦ）出力端子２１
８，２２８は未接続である。選択回路１ａは、結線３０
２から入力されるデータからパリティビット（ハイレベ
ルorローレベル）を生成するパリティジェネレータ３０
と、出力端子が結線３０４，３０５を介して連想メモリ
２１，２２にそれぞれ接続された２入力ＡＮＤ回路３１
および３２によって構成されている。
路の一実施例を示す図である。同図中、図２と同一構成
部分については同一符号を付し、その説明を省略する。
連想メモリ２１および２２のフラグ・イン（ＦＩ）入力
端子２１５，２２５およびマッチ・イン（ＭＩ）入力端
子２１６，２２６は、常にハイレベルの入力信号を得る
ために直流電源３に接続されている。また、連想メモリ
２１および２２のフル・フラグ（ＦＦ）出力端子２１
７，２２７およびマッチ・フラグ（ＭＦ）出力端子２１
８，２２８は未接続である。選択回路１ａは、結線３０
２から入力されるデータからパリティビット（ハイレベ
ルorローレベル）を生成するパリティジェネレータ３０
と、出力端子が結線３０４，３０５を介して連想メモリ
２１，２２にそれぞれ接続された２入力ＡＮＤ回路３１
および３２によって構成されている。
【００２２】ＡＮＤ回路３１および３２の一方の入力端
子には指示回路１から出力されるＣＥ信号が結線３０１
を介して入力される。また、他方の入力端子にはパリテ
ィジェネレータ３０によって生成されたパリティビット
が結線３０３を介して入力される。これにより、パリテ
ィビットがハイレベルであるときにはＡＮＤ回路３１か
ら結線３０４への出力のみが有効となり、連想メモリ２
１に対する入出力が行われる。また、パリティビットが
ローレベルであるときにはＡＮＤ回路３２から結線３０
５への出力のみが有効となり、連想メモリ２２に対する
入出力が行われる。したがって、あらかじめ定めておい
た規則に基づいてデータを連想メモリ２１，２２に振り
分けて記憶し、検索することができる。
子には指示回路１から出力されるＣＥ信号が結線３０１
を介して入力される。また、他方の入力端子にはパリテ
ィジェネレータ３０によって生成されたパリティビット
が結線３０３を介して入力される。これにより、パリテ
ィビットがハイレベルであるときにはＡＮＤ回路３１か
ら結線３０４への出力のみが有効となり、連想メモリ２
１に対する入出力が行われる。また、パリティビットが
ローレベルであるときにはＡＮＤ回路３２から結線３０
５への出力のみが有効となり、連想メモリ２２に対する
入出力が行われる。したがって、あらかじめ定めておい
た規則に基づいてデータを連想メモリ２１，２２に振り
分けて記憶し、検索することができる。
【００２３】検索データ入力フェーズにおいて連想メ
モリ２１，２２のいずれか一方にデータを入力する場合
には、結線１０４にセットされて結線３０２を介してパ
リティジェネレータ３０に入力されるデータ信号に応じ
て、いずれかの連想メモリを選択する。そして、指示回
路１から結線１０２を介してＷＥ信号を連想メモリ２
１，２２に供給して、前述のＣＥ信号によって入出力可
能な状態となっている連想メモリのみに対して従来と同
様にデータの入力を行う。また、検索指示フェーズに
おいて連想メモリ２１，２２のいずれかに記憶されたデ
ータを検索するときにも、指示回路１から結線１０３を
介してＯＥ信号を連想メモリ２１，２２に供給して、前
述のＣＥ信号によって入出力可能な状態となっている連
想メモリのみに対して従来と同様にデータの検索を行っ
て、記憶されていればそのアドレス情報を、未記憶なら
ば空きアドレス情報を、結線１０４に出力する。検索デ
ータ記憶フェーズにおいても、入出力可能な状態とな
っている連想メモリのみに対して従来と同様にデータの
記憶を行う。
モリ２１，２２のいずれか一方にデータを入力する場合
には、結線１０４にセットされて結線３０２を介してパ
リティジェネレータ３０に入力されるデータ信号に応じ
て、いずれかの連想メモリを選択する。そして、指示回
路１から結線１０２を介してＷＥ信号を連想メモリ２
１，２２に供給して、前述のＣＥ信号によって入出力可
能な状態となっている連想メモリのみに対して従来と同
様にデータの入力を行う。また、検索指示フェーズに
おいて連想メモリ２１，２２のいずれかに記憶されたデ
ータを検索するときにも、指示回路１から結線１０３を
介してＯＥ信号を連想メモリ２１，２２に供給して、前
述のＣＥ信号によって入出力可能な状態となっている連
想メモリのみに対して従来と同様にデータの検索を行っ
て、記憶されていればそのアドレス情報を、未記憶なら
ば空きアドレス情報を、結線１０４に出力する。検索デ
ータ記憶フェーズにおいても、入出力可能な状態とな
っている連想メモリのみに対して従来と同様にデータの
記憶を行う。
【００２４】以上のように、本実施例によれば、結線１
０４，３０２から入力されたＮビットのデータからパリ
ティジェネレータ３０によってパリティビットを生成
し、これによってデータの検索および記憶の対象とする
連想メモリを選択することにより、特に、データの検索
においては、ひとつの連想メモリの検索と同様の短い時
間で検索を行うことができる。また、パリティジェネレ
ータに替えてハッシングやコード化等の演算を行う演算
回路を設けて、より多数個の連想メモリの１つを選択で
きるように構成して、同様の効果を得ることも可能であ
る。
０４，３０２から入力されたＮビットのデータからパリ
ティジェネレータ３０によってパリティビットを生成
し、これによってデータの検索および記憶の対象とする
連想メモリを選択することにより、特に、データの検索
においては、ひとつの連想メモリの検索と同様の短い時
間で検索を行うことができる。また、パリティジェネレ
ータに替えてハッシングやコード化等の演算を行う演算
回路を設けて、より多数個の連想メモリの１つを選択で
きるように構成して、同様の効果を得ることも可能であ
る。
【００２５】
【発明の効果】以上詳しく説明したように、本発明によ
れば、Ｎビットのデータに所定の演算、例えばハッシン
グ、パリティ発生、コード化等の演算を施して、その演
算結果に応じて複数の連想メモリ装置のいずれかを選択
した後、選択された連想メモリ装置のみに対してデータ
の検索および記憶を行うことにより、特に、データの検
索においては、連想メモリ型装置をいくつ用いようとも
選択される連想メモリ装置はひとつであるため、ひとつ
の連想メモリ装置の場合と同様の短い時間で検索を行う
ことができるという効果が得られる。
れば、Ｎビットのデータに所定の演算、例えばハッシン
グ、パリティ発生、コード化等の演算を施して、その演
算結果に応じて複数の連想メモリ装置のいずれかを選択
した後、選択された連想メモリ装置のみに対してデータ
の検索および記憶を行うことにより、特に、データの検
索においては、連想メモリ型装置をいくつ用いようとも
選択される連想メモリ装置はひとつであるため、ひとつ
の連想メモリ装置の場合と同様の短い時間で検索を行う
ことができるという効果が得られる。
【図１】本発明の連想メモリ入出力制御回路の一実施例
を示す図である。
を示す図である。
【図２】従来の連想メモリ入出力制御回路の一例を示す
図である。
図である。
【図３】図２においてデータの検索および記憶が行われ
るときのタイミングチャートを示す図である。
るときのタイミングチャートを示す図である。
１ 指示回路 １１ チップイネーブル（ＣＥ）信号出力端子 １２ ライトイネーブル（ＷＥ）信号出力端子 １３ アウトイネーブル（ＯＥ）信号出力端子 ２１，２２ 連想メモリ １ａ 選択回路 ３０ パリティジェネレータ ３１，３２ ２入力ＡＮＤ回路 ２１１，２２１ ＣＥ信号入力端子 ２１２，２２２ ＷＥ信号入力端子 ２１３，２２３ ＯＥ信号入力端子 ２１４，２２４ データ信号入出力端子 ２１５，２２５ フラグ・イン（ＦＩ）入力端子 ２１６，２２６ マッチ・イン（ＭＩ）入力端子 ２１７，２２７ フラグ・フル（ＦＦ）出力端子 ２１８，２２８ マッチ・フル（ＭＦ）出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平山 悟 東京都小平市上水本町五丁目22番１号 株 式会社日立マイコンシステム内
Claims (1)
- 【請求項１】 複数の連想メモリ装置に対するデータの
検索および記憶に関する入出力動作を制御する連想メモ
リ入出力制御回路において、 並列して設けられた前記複数の連想メモリ装置のうちの
いずれかひとつを検索データに応じて選別し、選別され
た前記連想メモリ装置のみに対して入出力動作に必要な
制卸信号を中継する選択回路を具備する構成としたこと
を特徴とする連想メモリ入出力制卸回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142993A JPH06251589A (ja) | 1993-03-02 | 1993-03-02 | 連想メモリ入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142993A JPH06251589A (ja) | 1993-03-02 | 1993-03-02 | 連想メモリ入出力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251589A true JPH06251589A (ja) | 1994-09-09 |
Family
ID=12608130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4142993A Withdrawn JPH06251589A (ja) | 1993-03-02 | 1993-03-02 | 連想メモリ入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251589A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562806B1 (ko) * | 1997-08-28 | 2006-05-25 | 노오텔 네트웍스 리미티드 | 내용어드레서블메모리시스템 |
| EP1290697B1 (en) * | 2000-06-08 | 2010-12-29 | Netlogic Microsystems, Inc. | Partitioned content addressable memory device |
-
1993
- 1993-03-02 JP JP4142993A patent/JPH06251589A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562806B1 (ko) * | 1997-08-28 | 2006-05-25 | 노오텔 네트웍스 리미티드 | 내용어드레서블메모리시스템 |
| EP1290697B1 (en) * | 2000-06-08 | 2010-12-29 | Netlogic Microsystems, Inc. | Partitioned content addressable memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |