JP2970088B2 - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JP2970088B2 JP2970088B2 JP3184596A JP18459691A JP2970088B2 JP 2970088 B2 JP2970088 B2 JP 2970088B2 JP 3184596 A JP3184596 A JP 3184596A JP 18459691 A JP18459691 A JP 18459691A JP 2970088 B2 JP2970088 B2 JP 2970088B2
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- fail data
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Description
【０００１】
【産業上の利用分野】本発明は、被測定対象物（以下、
ＤＵＴという）の応答信号と期待値を比較して得たフェ
イルデ−タに基づきＤＵＴの合否を判断するＬＳＩテス
タに関し、更に詳しくは、高速のテストレ−トに対応し
てＤＵＴのフェイルデ−タをフェイルメモリに記憶する
ことができるＬＳＩテスタに関する。
ＤＵＴという）の応答信号と期待値を比較して得たフェ
イルデ−タに基づきＤＵＴの合否を判断するＬＳＩテス
タに関し、更に詳しくは、高速のテストレ−トに対応し
てＤＵＴのフェイルデ−タをフェイルメモリに記憶する
ことができるＬＳＩテスタに関する。
【０００２】
【従来の技術】ＬＳＩテスタは、ＤＵＴに試験信号を与
え、この試験信号に基づいてＤＵＴが出力した応答信号
と期待値を比較して得たフェイルデ−タによって、その
テストサイクルの合否を判断する。このフェイルデ−タ
は、一旦フェイルメモリに記憶され、検査終了後にＣＰ
Ｕによって解析されるようになっている。図３は、フェ
イルデ−タを記憶するフェイルメモリの動作を示すタイ
ムチャ−トで、（ｈ）はアドレス、（ｉ）はフェイルデ
−タＤi 、（ｊ）はライト信号ＷＲである。フェイルメ
モリは、フェイルデ−タを書き込むために、アドレスが
指定されてから一定のセットアップ時間ｔa とライトパ
ルスを出力している時間ｔw が必要で、テストレ−トＴ
が速くなる従って、これらの時間を短くする必要があ
る。この為に、フェイルメモリも書き込みスピ−ドの速
いものが必要となる。
え、この試験信号に基づいてＤＵＴが出力した応答信号
と期待値を比較して得たフェイルデ−タによって、その
テストサイクルの合否を判断する。このフェイルデ−タ
は、一旦フェイルメモリに記憶され、検査終了後にＣＰ
Ｕによって解析されるようになっている。図３は、フェ
イルデ−タを記憶するフェイルメモリの動作を示すタイ
ムチャ−トで、（ｈ）はアドレス、（ｉ）はフェイルデ
−タＤi 、（ｊ）はライト信号ＷＲである。フェイルメ
モリは、フェイルデ−タを書き込むために、アドレスが
指定されてから一定のセットアップ時間ｔa とライトパ
ルスを出力している時間ｔw が必要で、テストレ−トＴ
が速くなる従って、これらの時間を短くする必要があ
る。この為に、フェイルメモリも書き込みスピ−ドの速
いものが必要となる。
【０００３】図４は、速いテストレ−トに対応できる従
来のＬＳＩテスタの構成ブロック図である。図中、１０
はデ−タマルチプレクサで、例えばテストレ−ト１０ns
で連続して入力されるフェイルデ−タＤi(i=0 〜n)を２
ビットのカウンタ１１によって選択し、後段のフリップ
フロップ１２1〜１２4 に出力する。
来のＬＳＩテスタの構成ブロック図である。図中、１０
はデ−タマルチプレクサで、例えばテストレ−ト１０ns
で連続して入力されるフェイルデ−タＤi(i=0 〜n)を２
ビットのカウンタ１１によって選択し、後段のフリップ
フロップ１２1〜１２4 に出力する。
【０００４】フリップフロップ１２1 〜１２4 は、クロ
ック信号ＣＬＫ0 が入力されると、デ−タマルチプレク
サ１０で選択されたフェイルデ−タＤi をフェイルメモ
リ１３1 〜4 に出力する。フェイルメモリ１３1 〜１３
4 は、フリップフロップ１２1 〜１２4 から入力された
フェイルデ−タＤi をアドレスカウンタ１４が指定した
アドレスに、コントロ−ラ１５の出力するライト信号Ｗ
Ｒによって書き込む。
ック信号ＣＬＫ0 が入力されると、デ−タマルチプレク
サ１０で選択されたフェイルデ−タＤi をフェイルメモ
リ１３1 〜4 に出力する。フェイルメモリ１３1 〜１３
4 は、フリップフロップ１２1 〜１２4 から入力された
フェイルデ−タＤi をアドレスカウンタ１４が指定した
アドレスに、コントロ−ラ１５の出力するライト信号Ｗ
Ｒによって書き込む。
【０００５】このような構成において、フェイルデ−タ
Ｄi は、４個のフェイルメモリ１２1 〜１２4 に順次振
り分けて記憶されるようになっているため、４０nsに一
回の書き込み動作をすればよく、速いテストレ−トでも
テストレ−トの時間と同等のアクセスタイムを有するメ
モリで記憶できる。
Ｄi は、４個のフェイルメモリ１２1 〜１２4 に順次振
り分けて記憶されるようになっているため、４０nsに一
回の書き込み動作をすればよく、速いテストレ−トでも
テストレ−トの時間と同等のアクセスタイムを有するメ
モリで記憶できる。
【０００６】
【発明が解決しようとする課題】従来のＬＳＩテスタ
は、連続して入力されるフェイルデ−タを分散してフェ
イルメモリに記憶するようにしているが、更にテストレ
−トが速くなる場合には、アクセスタイムの速いメモリ
でなければ対応できない。また、構造的にも複雑であ
り、フリップフロップからフェイルメモリに書き込む間
の時間が短いために、必要としないフェイルデ−タをマ
スクするためのマスク回路を設けることができないとい
う欠点を有していた。
は、連続して入力されるフェイルデ−タを分散してフェ
イルメモリに記憶するようにしているが、更にテストレ
−トが速くなる場合には、アクセスタイムの速いメモリ
でなければ対応できない。また、構造的にも複雑であ
り、フリップフロップからフェイルメモリに書き込む間
の時間が短いために、必要としないフェイルデ−タをマ
スクするためのマスク回路を設けることができないとい
う欠点を有していた。
【０００７】本発明は、このような点に鑑みてなされた
もので、連続して入力されるフェイルデ−タを、一旦、
ｍビットのシフトレジスタに保持した後、一括してｍビ
ットのフェイルメモリに記憶するようにしたもので、テ
ストレ−トが速い場合でも対応できるとともに、スピ−
ドの遅い安価なフェイルメモリで、容易に大容量化でき
る。また、回路構成が簡単であるためにマスク回路等を
簡単に設けることができる。
もので、連続して入力されるフェイルデ−タを、一旦、
ｍビットのシフトレジスタに保持した後、一括してｍビ
ットのフェイルメモリに記憶するようにしたもので、テ
ストレ−トが速い場合でも対応できるとともに、スピ−
ドの遅い安価なフェイルメモリで、容易に大容量化でき
る。また、回路構成が簡単であるためにマスク回路等を
簡単に設けることができる。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、被測定対象物に試験信号を与え、
この試験信号に基づいて被測定対象物が出力した応答信
号と期待値を比較して得たフェイルデ−タによって、被
測定対象物の合否を判断するＬＳＩテスタであって、前
記フェイルデ−タを第１のクロック信号が入力される毎
に取り込むｍビットのシフトレジスタと、このシフトレ
ジスタが記憶したｍ個のフェイルデ−タを、前記第１の
クロック信号をｍ分周して得た第２のクロック信号によ
って一括して取り込むパラレルレジスタと、このパラレ
ルレジスタの保持したフェイルデ−タを一括して記憶す
るｍビットのメモリと、を備え、前記フェイルデ−タを
前記メモリに記憶するようにしたことを特徴としてい
る。
るために、本発明は、被測定対象物に試験信号を与え、
この試験信号に基づいて被測定対象物が出力した応答信
号と期待値を比較して得たフェイルデ−タによって、被
測定対象物の合否を判断するＬＳＩテスタであって、前
記フェイルデ−タを第１のクロック信号が入力される毎
に取り込むｍビットのシフトレジスタと、このシフトレ
ジスタが記憶したｍ個のフェイルデ−タを、前記第１の
クロック信号をｍ分周して得た第２のクロック信号によ
って一括して取り込むパラレルレジスタと、このパラレ
ルレジスタの保持したフェイルデ−タを一括して記憶す
るｍビットのメモリと、を備え、前記フェイルデ−タを
前記メモリに記憶するようにしたことを特徴としてい
る。
【０００９】
【作用】本発明の各構成要素は次に示すような作用をす
る。シフトレジスタは、クロック信号が入力されるごと
にフェイルデ−タを記憶し、入力された順番でフェイル
デ−タを１桁ずつ移動する。パラレルレジスタは、分周
されたクロック信号によってシフトレジスタに保持され
たフェイルデ−タを一括して取り込む。フェイルメモリ
は、パラレルレジスタが保持したフェイルデ−タを一括
して記憶する。
る。シフトレジスタは、クロック信号が入力されるごと
にフェイルデ−タを記憶し、入力された順番でフェイル
デ−タを１桁ずつ移動する。パラレルレジスタは、分周
されたクロック信号によってシフトレジスタに保持され
たフェイルデ−タを一括して取り込む。フェイルメモリ
は、パラレルレジスタが保持したフェイルデ−タを一括
して記憶する。
【００１０】
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明のＬＳＩテスタの一実施例
を示す構成ブロック図である。図中、１はシフトレジス
タで、１ビットのレジスタがｍ個直列に接続されて構成
されていて、タイミングゼネレ−タによってコントロ−
ルされる第１のクロック信号ＣＬＫ1 に同期してフェイ
ルデ−タＤi が順次取り込まれる。
に説明する。図１は、本発明のＬＳＩテスタの一実施例
を示す構成ブロック図である。図中、１はシフトレジス
タで、１ビットのレジスタがｍ個直列に接続されて構成
されていて、タイミングゼネレ−タによってコントロ−
ルされる第１のクロック信号ＣＬＫ1 に同期してフェイ
ルデ−タＤi が順次取り込まれる。
【００１１】２はパラレルレジスタで、分周器３が第１
のクロック信号ＣＬＫ1 をｍ分周して得た第２のクロッ
ク信号ＣＬＫ2 によって、シフトレジスタ１に保持した
ｍビットのフェイルデ−タＤi を並列に一括してシフト
レジスタ１から取り込む。
のクロック信号ＣＬＫ1 をｍ分周して得た第２のクロッ
ク信号ＣＬＫ2 によって、シフトレジスタ１に保持した
ｍビットのフェイルデ−タＤi を並列に一括してシフト
レジスタ１から取り込む。
【００１２】４は各ビット毎にＡＮＤゲ−トが設けられ
ていて構成されたマスク回路で、ゲ−トシグナルＳによ
って、測定対象として不必要なフェイルデ−タＤi をマ
スクする。例えば、ゲ−トシグナルを全てロ−レベルと
して出力すれば、ｍビットのフェイルデ−タＤi は全て
“０”となり、すなわちパスとして扱われる。
ていて構成されたマスク回路で、ゲ−トシグナルＳによ
って、測定対象として不必要なフェイルデ−タＤi をマ
スクする。例えば、ゲ−トシグナルを全てロ−レベルと
して出力すれば、ｍビットのフェイルデ−タＤi は全て
“０”となり、すなわちパスとして扱われる。
【００１３】５はｍビットのフェイルメモリで、マスク
回路４を通過したフェイルデ−タＤi を、第２のクロッ
ク信号ＣＬＫ2 をディレイライン６で遅延して得たライ
ト信号ＷＲによって書き込む。
回路４を通過したフェイルデ−タＤi を、第２のクロッ
ク信号ＣＬＫ2 をディレイライン６で遅延して得たライ
ト信号ＷＲによって書き込む。
【００１４】フェイルメモリ５は、このようにｍビット
ずつフェイルデ−タＤi が書き込まれ、この書き込まれ
たフェイルデ−タＤi はリ−ド信号ＲＤによってｍビッ
トずつデ−タセレクタ７に読み出される。
ずつフェイルデ−タＤi が書き込まれ、この書き込まれ
たフェイルデ−タＤi はリ−ド信号ＲＤによってｍビッ
トずつデ−タセレクタ７に読み出される。
【００１５】デ−タセレクタ７は、フェイルメモリ５か
ら読み出されたｍビットのフェイルデ−タＤi から必要
とするフェイルデ−タＤi をアドレスＡ0 〜Ａj(ｍ＝２
ｊ＋ １ ）によって指定し、デ−タバス８を介してＣＰ
Ｕに出力する。
ら読み出されたｍビットのフェイルデ−タＤi から必要
とするフェイルデ−タＤi をアドレスＡ0 〜Ａj(ｍ＝２
ｊ＋ １ ）によって指定し、デ−タバス８を介してＣＰ
Ｕに出力する。
【００１６】図２は、本発明のＬＳＩテスタの動作を示
すタイムチャ−トで、（ａ）はフェイルデ−タＤi 、
（ｂ）はシフトレジスタに入力される第１のクロック信
号ＣＬＫ1 、（ｃ）はシフトレジスタに保持されるフェ
イルデ−タＤi 、（ｄ）パラレルレジスタに入力される
第２のクロック信号ＣＫＬ2 、（ｅ）パラレルレジスタ
に保持されるフェイルデ−タＤi 、（ｆ）はフェイルメ
モリに出力されるフェイルデ−タＤi 、（ｇ）はライト
信号ＷＲである。尚、テストレ−トは、１０nsであり、
フェイルデ−タＤi は、８ビット毎に処理されるものと
する。すなわち、ｍ＝８とする。
すタイムチャ−トで、（ａ）はフェイルデ−タＤi 、
（ｂ）はシフトレジスタに入力される第１のクロック信
号ＣＬＫ1 、（ｃ）はシフトレジスタに保持されるフェ
イルデ−タＤi 、（ｄ）パラレルレジスタに入力される
第２のクロック信号ＣＫＬ2 、（ｅ）パラレルレジスタ
に保持されるフェイルデ−タＤi 、（ｆ）はフェイルメ
モリに出力されるフェイルデ−タＤi 、（ｇ）はライト
信号ＷＲである。尚、テストレ−トは、１０nsであり、
フェイルデ−タＤi は、８ビット毎に処理されるものと
する。すなわち、ｍ＝８とする。
【００１７】(1) 期待値と応答信号の比較結果であるフ
ェイルデ−タが、コンパレ−タからシフトレジスタ１に
出力される。 (2) シフトレジスタ１は、第１のクロック信号ＣＬＫ1
が入力される毎に新たなフェイルデ−タＤi を取り込む
とともに、既に取り込んだフェイルデ−タＤi を順番に
一桁ずつ桁上げし、８個までフェイルデ−タ（Ｄ0 〜7
）を取り込む。
ェイルデ−タが、コンパレ−タからシフトレジスタ１に
出力される。 (2) シフトレジスタ１は、第１のクロック信号ＣＬＫ1
が入力される毎に新たなフェイルデ−タＤi を取り込む
とともに、既に取り込んだフェイルデ−タＤi を順番に
一桁ずつ桁上げし、８個までフェイルデ−タ（Ｄ0 〜7
）を取り込む。
【００１８】(3) シフトレジスタ１に８個のフェイルデ
−タが保持されると、パラレルレジスタ２に第１のクロ
ック信号ＣＬＫ1 の９クロック目と同期した第２のクロ
ック信号ＣＬＫ2 が入力され、パラレルレジスタ２は、
シフトレジスタ１の８個のフェイルデ−タＤi を一括し
て取り込む。
−タが保持されると、パラレルレジスタ２に第１のクロ
ック信号ＣＬＫ1 の９クロック目と同期した第２のクロ
ック信号ＣＬＫ2 が入力され、パラレルレジスタ２は、
シフトレジスタ１の８個のフェイルデ−タＤi を一括し
て取り込む。
【００１９】(4) 一方、シフトレジスタ１は、第１のク
ロック信号ＣＬＫ1 の９クロックから新たなフェイルデ
−タＤi （Ｄ8 〜）を取り込む。 (5) パラレルレジスタ２に取り込まれたフェイルデ−タ
Ｄi は、マスク回路４を介してフェイルメモリ５に入力
され、第２のクロック信号ＣＬＫ2 を遅延して得たライ
ト信号ＷＲによってフェイルメモリ５に書き込まれる。 (6) フェイルデ−タＤ8 〜15も同様に(1) 〜(5) のプロ
セスが繰り返されてフェイルメモリに書き込まれる。
ロック信号ＣＬＫ1 の９クロックから新たなフェイルデ
−タＤi （Ｄ8 〜）を取り込む。 (5) パラレルレジスタ２に取り込まれたフェイルデ−タ
Ｄi は、マスク回路４を介してフェイルメモリ５に入力
され、第２のクロック信号ＣＬＫ2 を遅延して得たライ
ト信号ＷＲによってフェイルメモリ５に書き込まれる。 (6) フェイルデ−タＤ8 〜15も同様に(1) 〜(5) のプロ
セスが繰り返されてフェイルメモリに書き込まれる。
【００２０】ライト信号ＷＲは、８０nsのサイクル毎に
出力すればよく、この為、フェイルメモリは、ＣＭＯＳ
等のようにアクセスタイムの長いものでも使用が可能で
ある。
出力すればよく、この為、フェイルメモリは、ＣＭＯＳ
等のようにアクセスタイムの長いものでも使用が可能で
ある。
【００２１】
【発明の効果】以上、詳細に説明したように本発明のＬ
ＳＩテスタは、連続して入力されるフェイルデ−タを、
一旦、ｍビットのシフトレジスタに保持した後、一括し
てｍビットのフェイルメモリに記憶するようにしたた
め、アクセスタイムの遅い安価なフェイルメモリによっ
ても速いテストレ−トに対応できる。また、構成が簡単
であるため低価格で回路が構成できるし、マスク回路を
簡単に付加することが可能である。
ＳＩテスタは、連続して入力されるフェイルデ−タを、
一旦、ｍビットのシフトレジスタに保持した後、一括し
てｍビットのフェイルメモリに記憶するようにしたた
め、アクセスタイムの遅い安価なフェイルメモリによっ
ても速いテストレ−トに対応できる。また、構成が簡単
であるため低価格で回路が構成できるし、マスク回路を
簡単に付加することが可能である。
【図１】本発明のＬＳＩテスタの一実施例を示す構成ブ
ロック図である。
ロック図である。
【図２】本発明のＬＳＩテスタの動作を示すタイムチャ
−トである。
−トである。
【図３】フェイルデ−タを記憶するフェイルメモリの動
作を示すタイムチャ−ト
作を示すタイムチャ−ト
【図４】速いテストレ−トに対応できる従来のＬＳＩテ
スタの構成ブロック図である。
スタの構成ブロック図である。
１ シフトレジスタ ２ パラレルレジスタ ３ 分周器 ５ フェイルメモリ
Claims (1)
- 【請求項１】 被測定対象物に試験信号を与え、この試
験信号に基づいて被測定対象物が出力した応答信号と期
待値を比較して得たフェイルデ−タによって、被測定対
象物の合否を判断するＬＳＩテスタであって、 前記フェイルデ−タを第１のクロック信号が入力される
毎に取り込むｍビットのシフトレジスタと、 このシフトレジスタが記憶したｍ個のフェイルデ−タ
を、前記第１のクロック信号をｍ分周して得た第２のク
ロック信号によって一括して取り込むパラレルレジスタ
と、 このパラレルレジスタの保持したフェイルデ−タを一括
して記憶するｍビットのフェイルメモリと、 を備え、前記フェイルデ−タを前記フェイルメモリに記
憶するようにしたことを特徴としたＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184596A JP2970088B2 (ja) | 1991-07-24 | 1991-07-24 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184596A JP2970088B2 (ja) | 1991-07-24 | 1991-07-24 | Ｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0526960A JPH0526960A (ja) | 1993-02-05 |
| JP2970088B2 true JP2970088B2 (ja) | 1999-11-02 |
Family
ID=16155980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184596A Expired - Fee Related JP2970088B2 (ja) | 1991-07-24 | 1991-07-24 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970088B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871696B1 (ko) | 2007-01-08 | 2008-12-05 | 삼성전자주식회사 | 메모리 진단 테스트 회로 및 그 테스트 방법 |
| TWI753908B (zh) * | 2016-05-20 | 2022-02-01 | 日商半導體能源硏究所股份有限公司 | 半導體裝置、顯示裝置及電子裝置 |
-
1991
- 1991-07-24 JP JP3184596A patent/JP2970088B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526960A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |