JPS61224050A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
- Publication number
- JPS61224050A JPS61224050A JP6771185A JP6771185A JPS61224050A JP S61224050 A JPS61224050 A JP S61224050A JP 6771185 A JP6771185 A JP 6771185A JP 6771185 A JP6771185 A JP 6771185A JP S61224050 A JPS61224050 A JP S61224050A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- read
- address
- write
- bank address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、中央処理装置(CPU )記憶回路(メモリ
)とその他の回路から成るマイクロコンピュータシステ
ムのメモリアクセス方式に関し、特に、CPUのメモリ
アドレスバスが直接アドレスできるメモリ容量を越えて
メモリをアクセスする場合のバンクアドレス回路に関す
る。
)とその他の回路から成るマイクロコンピュータシステ
ムのメモリアクセス方式に関し、特に、CPUのメモリ
アドレスバスが直接アドレスできるメモリ容量を越えて
メモリをアクセスする場合のバンクアドレス回路に関す
る。
従来の技術
従来、この種のバンクアドレス回路を持つマイクロコン
ピュータシステムのメモリアクセス回路はf4り図に示
す如き構成を採っていた。
ピュータシステムのメモリアクセス回路はf4り図に示
す如き構成を採っていた。
ここで、CPU /がメモリブロック/3の特定のバン
ク内のメモリをアクセスする場合、メモリのアクセスに
先立って、指定するバンクのアドレスをバンクレジスタ
/すに設定を行いバンクアドレスバス12にバンクアド
レスをセットした後メモリアドレスパスコによりメモリ
アドレスを選択する方法が採られていた。
ク内のメモリをアクセスする場合、メモリのアクセスに
先立って、指定するバンクのアドレスをバンクレジスタ
/すに設定を行いバンクアドレスバス12にバンクアド
レスをセットした後メモリアドレスパスコによりメモリ
アドレスを選択する方法が採られていた。
発明が解決しようとする問題点
しかしながら、上述した従来の1つのバンクレジスタよ
シ構成されるバンクアドレス回路を用いたマイクロコン
ピュータシステムのメモリアクセス回路−おいては、異
なるバンク間のデータ転送を行う場合、バンクレジスタ
が1つしかないために、第5図に示すようにlワードの
データを転送する毎に毎回、読出しバンクアドレス及び
書込みバンクアドレスをバンクレジスタl参に設定しな
ければならず、毎回バンクアドレスを設定する時間だけ
転送時間が余分Kかかるという欠点がある。
シ構成されるバンクアドレス回路を用いたマイクロコン
ピュータシステムのメモリアクセス回路−おいては、異
なるバンク間のデータ転送を行う場合、バンクレジスタ
が1つしかないために、第5図に示すようにlワードの
データを転送する毎に毎回、読出しバンクアドレス及び
書込みバンクアドレスをバンクレジスタl参に設定しな
ければならず、毎回バンクアドレスを設定する時間だけ
転送時間が余分Kかかるという欠点がある。
本発明は従来の上記事情に鑑みてなされたものであシ、
従って本発明の目的は、従来の上記欠点を解消すること
ができる新規なメモリアクセス回路を提供することにあ
る。
従って本発明の目的は、従来の上記欠点を解消すること
ができる新規なメモリアクセス回路を提供することにあ
る。
問題点を解決するための手段
上記目的を達成する為に、本発明に係るメモリアクセス
回路は、読出しバンクアドレスを設定するための読出し
バンクレジスタフと、書込みバンクアドレスを設定する
ための書込みバンクレジスタざと、メモリ続出し信号(
MEMR)ダの論理に対応して読出しバンクアドレス又
は書込みバンクアドレスを選択出力する読出し/書込み
バンクアドレス選択回路1/とを有して構成されている
。
回路は、読出しバンクアドレスを設定するための読出し
バンクレジスタフと、書込みバンクアドレスを設定する
ための書込みバンクレジスタざと、メモリ続出し信号(
MEMR)ダの論理に対応して読出しバンクアドレス又
は書込みバンクアドレスを選択出力する読出し/書込み
バンクアドレス選択回路1/とを有して構成されている
。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第1図は本発明のメモリアクセス回路を有するマイクロ
コンピュータシステムのブロック構成図である。
コンピュータシステムのブロック構成図である。
第1図において、CPU tがメモリブロック/3の特
定のバンク内のメモリをアクセスする場合には、読出す
バンクのアドレスを読出しパンクレジスタフへ設定し、
書込むバンクのアドレスを書込みバンクレジスタSに設
定する。設定された読出しバンクアドレスと書込みバン
クアドレスは、各々読出しバンクレジスタと書込みバン
クアドレスlOKより続出し/書込みバンクアドレス選
択回路//に接続され、CPU tのメモリ読出し信号
(MKMR)ダの論理に対応してバンクアドレスバス/
コへ出力される。
定のバンク内のメモリをアクセスする場合には、読出す
バンクのアドレスを読出しパンクレジスタフへ設定し、
書込むバンクのアドレスを書込みバンクレジスタSに設
定する。設定された読出しバンクアドレスと書込みバン
クアドレスは、各々読出しバンクレジスタと書込みバン
クアドレスlOKより続出し/書込みバンクアドレス選
択回路//に接続され、CPU tのメモリ読出し信号
(MKMR)ダの論理に対応してバンクアドレスバス/
コへ出力される。
読出し/書込みバンクアドレス選択回路//では第一図
に示すように読出しバンクアドレスバスデと書込みバン
クアドレスバス10が入力接続されておシ、各アドレス
バスの信号線RO% Rm’及びWO〜Wm (m≧O
)はトライステートバッファ17を介してバンクアドレ
スバスl−の信号線にワイアードオア接続されている。
に示すように読出しバンクアドレスバスデと書込みバン
クアドレスバス10が入力接続されておシ、各アドレス
バスの信号線RO% Rm’及びWO〜Wm (m≧O
)はトライステートバッファ17を介してバンクアドレ
スバスl−の信号線にワイアードオア接続されている。
ここで、トライステートバッファ17は状態入力/lが
論理@l”の時には入力信号をそのまま出力し、状態人
力/1が論理′″Q”の時には出力をノ・イインピーダ
ンスにする回路である。
論理@l”の時には入力信号をそのまま出力し、状態人
力/1が論理′″Q”の時には出力をノ・イインピーダ
ンスにする回路である。
従って、メそり読出し信号ダをゲート信号/!に接続す
ることによって、読出し動作時にはメモリ読出し信号が
論理@l”であり、バンクアドレスバスl−は読出しバ
ンクアドレスバスと接続され、読出しバンクレジスタフ
に設定された続出しバンクアドレスが、バンクアドレス
バス/コに出力される。読出し動作以外の場合にはメモ
リ読出し信号が論理″O″であり、書込みバンクアドレ
スがバンクアドレスバスに出力されている。
ることによって、読出し動作時にはメモリ読出し信号が
論理@l”であり、バンクアドレスバスl−は読出しバ
ンクアドレスバスと接続され、読出しバンクレジスタフ
に設定された続出しバンクアドレスが、バンクアドレス
バス/コに出力される。読出し動作以外の場合にはメモ
リ読出し信号が論理″O″であり、書込みバンクアドレ
スがバンクアドレスバスに出力されている。
異なるバンク間のデータ転送を行う場合には、第3図に
示すように、最初に1度だけ読出しバンクアドレス及び
書込みバンクアドレスを読出しバンクレジスタフ及び書
込みバンクアドレス選択回路し、次1cNワード連続し
てデータ転送を行うという手順を用いる。
示すように、最初に1度だけ読出しバンクアドレス及び
書込みバンクアドレスを読出しバンクレジスタフ及び書
込みバンクアドレス選択回路し、次1cNワード連続し
てデータ転送を行うという手順を用いる。
発明の詳細
な説明したように、本発明によれば、読出しバンクレジ
スタフと書込みバンクレジスタrlc別々に続出しバン
クアドレス及び書込みバンクアドレスを設定しておくこ
とによって、異なるバンク間の一連のNワードのデータ
転送を行う際に7ワード毎にバンクアドレスの設定を行
う必要がなくな夛、さらに、設定に要していた時間が1
回分だけで、あとは不要となるという効果が得られる。
スタフと書込みバンクレジスタrlc別々に続出しバン
クアドレス及び書込みバンクアドレスを設定しておくこ
とによって、異なるバンク間の一連のNワードのデータ
転送を行う際に7ワード毎にバンクアドレスの設定を行
う必要がなくな夛、さらに、設定に要していた時間が1
回分だけで、あとは不要となるという効果が得られる。
【図面の簡単な説明】
第7図は本発明の一実施例を示すブロック構成図、第2
図(a) (b)は第1図に示した読出し/書込みバン
クアドレス選択回路の詳細を示すブロック構成図及び入
出力信号対応表、第3図は第1図のシステムにおける異
なるバンク間のデータ転送を行う手順を示したブロック
図、第9図は従来の一例を示すブロック図、第3図は第
参図のシステムにおける異なるバンク間のデータ転送を
行う手順を示したブロック図である。 /・・・中央処理装置(cpu)、x・・・メモリアド
レスバス、3・・・データバス、ダ・・・メモリ読出し
信号(MIWR) 、r・・・メモリ書込み信号、6・
・・I10書込み信号、り・・・読=レバンクレジスタ
、ざ・・・書込みバンクレジスタ、デ・・・読出レバン
クアドレスバス、10・・・書込みバンクアドレスバス
、//・・・読工し/書込みバンクアドレス選択回路、
/コ・・・バンクアドレスバス、13・・・メモリブロ
ック、/弘・・・バンクレジスタ、 15・・・ゲート
信号、/6・・・インバータ、/り・・・トライステー
トバッファ、/!K・・・状態信号時計出願人 日
本電気株式会社 代 理 人 弁理士 熊谷雄太部 第2図 第3図
図(a) (b)は第1図に示した読出し/書込みバン
クアドレス選択回路の詳細を示すブロック構成図及び入
出力信号対応表、第3図は第1図のシステムにおける異
なるバンク間のデータ転送を行う手順を示したブロック
図、第9図は従来の一例を示すブロック図、第3図は第
参図のシステムにおける異なるバンク間のデータ転送を
行う手順を示したブロック図である。 /・・・中央処理装置(cpu)、x・・・メモリアド
レスバス、3・・・データバス、ダ・・・メモリ読出し
信号(MIWR) 、r・・・メモリ書込み信号、6・
・・I10書込み信号、り・・・読=レバンクレジスタ
、ざ・・・書込みバンクレジスタ、デ・・・読出レバン
クアドレスバス、10・・・書込みバンクアドレスバス
、//・・・読工し/書込みバンクアドレス選択回路、
/コ・・・バンクアドレスバス、13・・・メモリブロ
ック、/弘・・・バンクレジスタ、 15・・・ゲート
信号、/6・・・インバータ、/り・・・トライステー
トバッファ、/!K・・・状態信号時計出願人 日
本電気株式会社 代 理 人 弁理士 熊谷雄太部 第2図 第3図
Claims (1)
- 中央処理装置と、該中央処理装置のメモリアドレスレジ
スタの最大容量を単位(バンク)としたいくつかのメモ
リブロックと、バンクを選択するバンクアドレスを発生
するバンクアドレス回路とから構成されるマイクロコン
ピュータシステムのメモリアクセス回路において、前記
バンクアドレス回路が読出しバンクレジスタと、書込み
バンクレジスタと、メモリ読出し信号の論理に対応して
読出しバンクアドレス又は書込みバンクアドレスの選択
を行う読出し/書込みバンクアドレス選択回路により構
成されることを特徴とするマイクロコンピュータシステ
ムのメモリアクセス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6771185A JPS61224050A (ja) | 1985-03-29 | 1985-03-29 | メモリアクセス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6771185A JPS61224050A (ja) | 1985-03-29 | 1985-03-29 | メモリアクセス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61224050A true JPS61224050A (ja) | 1986-10-04 |
Family
ID=13352812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6771185A Pending JPS61224050A (ja) | 1985-03-29 | 1985-03-29 | メモリアクセス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61224050A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59119456A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | セグメンテイシヨンされたメモリのアクセス方式 |
JPS6136854A (ja) * | 1984-07-30 | 1986-02-21 | Ricoh Co Ltd | メモリ切換装置 |
-
1985
- 1985-03-29 JP JP6771185A patent/JPS61224050A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59119456A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | セグメンテイシヨンされたメモリのアクセス方式 |
JPS6136854A (ja) * | 1984-07-30 | 1986-02-21 | Ricoh Co Ltd | メモリ切換装置 |
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