JPS61224050A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、中央処理装置（ＣＰＵ　）記憶回路（メモリ
）とその他の回路から成るマイクロコンピュータシステ
ムのメモリアクセス方式に関し、特に、ＣＰＵのメモリ
アドレスバスが直接アドレスできるメモリ容量を越えて
メモリをアクセスする場合のバンクアドレス回路に関す
る。

従来の技術 従来、この種のバンクアドレス回路を持つマイクロコン
ピュータシステムのメモリアクセス回路はｆ４り図に示
す如き構成を採っていた。

ここで、ＣＰＵ　／がメモリブロック／３の特定のバン
ク内のメモリをアクセスする場合、メモリのアクセスに
先立って、指定するバンクのアドレスをバンクレジスタ
／すに設定を行いバンクアドレスバス１２にバンクアド
レスをセットした後メモリアドレスパスコによりメモリ
アドレスを選択する方法が採られていた。

発明が解決しようとする問題点 しかしながら、上述した従来の１つのバンクレジスタよ
シ構成されるバンクアドレス回路を用いたマイクロコン
ピュータシステムのメモリアクセス回路−おいては、異
なるバンク間のデータ転送を行う場合、バンクレジスタ
が１つしかないために、第５図に示すようにｌワードの
データを転送する毎に毎回、読出しバンクアドレス及び
書込みバンクアドレスをバンクレジスタｌ参に設定しな
ければならず、毎回バンクアドレスを設定する時間だけ
転送時間が余分Ｋかかるという欠点がある。

本発明は従来の上記事情に鑑みてなされたものであシ、
従って本発明の目的は、従来の上記欠点を解消すること
ができる新規なメモリアクセス回路を提供することにあ
る。

問題点を解決するための手段 上記目的を達成する為に、本発明に係るメモリアクセス
回路は、読出しバンクアドレスを設定するための読出し
バンクレジスタフと、書込みバンクアドレスを設定する
ための書込みバンクレジスタざと、メモリ続出し信号（
ＭＥＭＲ）ダの論理に対応して読出しバンクアドレス又
は書込みバンクアドレスを選択出力する読出し／書込み
バンクアドレス選択回路１／とを有して構成されている
。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明のメモリアクセス回路を有するマイクロ
コンピュータシステムのブロック構成図である。

第１図において、ＣＰＵ　ｔがメモリブロック／３の特
定のバンク内のメモリをアクセスする場合には、読出す
バンクのアドレスを読出しパンクレジスタフへ設定し、
書込むバンクのアドレスを書込みバンクレジスタＳに設
定する。設定された読出しバンクアドレスと書込みバン
クアドレスは、各々読出しバンクレジスタと書込みバン
クアドレスｌＯＫより続出し／書込みバンクアドレス選
択回路／／に接続され、ＣＰＵ　ｔのメモリ読出し信号
（ＭＫＭＲ）ダの論理に対応してバンクアドレスバス／
コへ出力される。

読出し／書込みバンクアドレス選択回路／／では第一図
に示すように読出しバンクアドレスバスデと書込みバン
クアドレスバス１０が入力接続されておシ、各アドレス
バスの信号線ＲＯ％　Ｒｍ’及びＷＯ〜Ｗｍ　（ｍ≧Ｏ
）はトライステートバッファ１７を介してバンクアドレ
スバスｌ−の信号線にワイアードオア接続されている。

ここで、トライステートバッファ１７は状態入力／ｌが
論理＠ｌ”の時には入力信号をそのまま出力し、状態人
力／１が論理′″Ｑ”の時には出力をノ・イインピーダ
ンスにする回路である。

従って、メそり読出し信号ダをゲート信号／！に接続す
ることによって、読出し動作時にはメモリ読出し信号が
論理＠ｌ”であり、バンクアドレスバスｌ−は読出しバ
ンクアドレスバスと接続され、読出しバンクレジスタフ
に設定された続出しバンクアドレスが、バンクアドレス
バス／コに出力される。読出し動作以外の場合にはメモ
リ読出し信号が論理″Ｏ″であり、書込みバンクアドレ
スがバンクアドレスバスに出力されている。

異なるバンク間のデータ転送を行う場合には、第３図に
示すように、最初に１度だけ読出しバンクアドレス及び
書込みバンクアドレスを読出しバンクレジスタフ及び書
込みバンクアドレス選択回路し、次１ｃＮワード連続し
てデータ転送を行うという手順を用いる。

発明の詳細 な説明したように、本発明によれば、読出しバンクレジ
スタフと書込みバンクレジスタｒｌｃ別々に続出しバン
クアドレス及び書込みバンクアドレスを設定しておくこ
とによって、異なるバンク間の一連のＮワードのデータ
転送を行う際に７ワード毎にバンクアドレスの設定を行
う必要がなくな夛、さらに、設定に要していた時間が１
回分だけで、あとは不要となるという効果が得られる。

【図面の簡単な説明】 第７図は本発明の一実施例を示すブロック構成図、第２
図（ａ）　（ｂ）は第１図に示した読出し／書込みバン
クアドレス選択回路の詳細を示すブロック構成図及び入
出力信号対応表、第３図は第１図のシステムにおける異
なるバンク間のデータ転送を行う手順を示したブロック
図、第９図は従来の一例を示すブロック図、第３図は第
参図のシステムにおける異なるバンク間のデータ転送を
行う手順を示したブロック図である。 ／・・・中央処理装置（ｃｐｕ）、ｘ・・・メモリアド
レスバス、３・・・データバス、ダ・・・メモリ読出し
信号（ＭＩＷＲ）　、ｒ・・・メモリ書込み信号、６・
・・Ｉ１０書込み信号、り・・・読＝レバンクレジスタ
、ざ・・・書込みバンクレジスタ、デ・・・読出レバン
クアドレスバス、１０・・・書込みバンクアドレスバス
、／／・・・読工し／書込みバンクアドレス選択回路、
／コ・・・バンクアドレスバス、１３・・・メモリブロ
ック、／弘・・・バンクレジスタ、　１５・・・ゲート
信号、／６・・・インバータ、／り・・・トライステー
トバッファ、／！Ｋ・・・状態信号時計出願人　　　日
本電気株式会社 代　理　人　　　弁理士　熊谷雄太部 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 中央処理装置と、該中央処理装置のメモリアドレスレジ
   スタの最大容量を単位（バンク）としたいくつかのメモ
   リブロックと、バンクを選択するバンクアドレスを発生
   するバンクアドレス回路とから構成されるマイクロコン
   ピュータシステムのメモリアクセス回路において、前記
   バンクアドレス回路が読出しバンクレジスタと、書込み
   バンクレジスタと、メモリ読出し信号の論理に対応して
   読出しバンクアドレス又は書込みバンクアドレスの選択
   を行う読出し／書込みバンクアドレス選択回路により構
   成されることを特徴とするマイクロコンピュータシステ
   ムのメモリアクセス回路。