JPS6015892A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPS6015892A JPS6015892A JP58124462A JP12446283A JPS6015892A JP S6015892 A JPS6015892 A JP S6015892A JP 58124462 A JP58124462 A JP 58124462A JP 12446283 A JP12446283 A JP 12446283A JP S6015892 A JPS6015892 A JP S6015892A
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- JP
- Japan
- Prior art keywords
- current
- qwc
- diode
- circuit
- reference voltage
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体メモリの周辺回路に用いられる基準電圧
発生回路に関する。
発生回路に関する。
従来バイポーラ型半導体メモリにおいては関連の読出し
書込み動作を行なう為に、第1図に示す様に負荷抵抗i
t。Roに並列にショットキバリヤダイオード(8BD
)DoDO’i接続しマルチエミッタトランジスタの飽
和を防いでいた。
書込み動作を行なう為に、第1図に示す様に負荷抵抗i
t。Roに並列にショットキバリヤダイオード(8BD
)DoDO’i接続しマルチエミッタトランジスタの飽
和を防いでいた。
第1図において読出し書込み動作はvvo、 woに加
えられる信号によシ行なわれる。このWc魁倍信号従来
より第2図に示される様な(ロ)路で発生される。以下
この回路動作について説明する。
えられる信号によシ行なわれる。このWc魁倍信号従来
より第2図に示される様な(ロ)路で発生される。以下
この回路動作について説明する。
VRO,v、□ は人力信号に対するリファランス電圧
であり通常”ROエニー、3V、 V、□ニー2.1■
に選ばれる。WEは読出し書込亭tfilJ (fil
l信号でありv8□より高い電圧(WE I−14gh
)で読し状態であり。
であり通常”ROエニー、3V、 V、□ニー2.1■
に選ばれる。WEは読出し書込亭tfilJ (fil
l信号でありv8□より高い電圧(WE I−14gh
)で読し状態であり。
■几1より吐い電圧(WELow)で書込み状態となる
・Dlはデータ入力端子であJ、WEがHighの場合
はQs 、 Qsは導通しないのでJJl電圧いかんに
よらずWc、〜)loの電圧は一定である。しかしWE
が、Lowの場合はQ4が導通するのでWo。
・Dlはデータ入力端子であJ、WEがHighの場合
はQs 、 Qsは導通しないのでJJl電圧いかんに
よらずWc、〜)loの電圧は一定である。しかしWE
が、Lowの場合はQ4が導通するのでWo。
WOには、L)工がHigh or ”ow ノミ圧に
応じて。
応じて。
以下に説明するレベルが発生する。
Wc Woレベルは次の様にして決められる。基準電圧
発生回路で発生されるVBはDl e D2 * Dl
及びQlの順方向電圧ヲ■fとして、VB=VfD□+
vfD2+■fD3−■fQ□=2vf、 となる。
発生回路で発生されるVBはDl e D2 * Dl
及びQlの順方向電圧ヲ■fとして、VB=VfD□+
vfD2+■fD3−■fQ□=2vf、 となる。
同様にQ2のペースエミッタ間電圧もVfとしてQ2を
流れる電流は、 ■=(VB−■fQ□)/几3=Vf
/1(a、である。今抵抗、R,=R,二R3゜几s
=By =Rs / 2−及びショットキバリヤダイオ
ード(sBD)の順方向電圧’!1=Vsnnとする。
流れる電流は、 ■=(VB−■fQ□)/几3=Vf
/1(a、である。今抵抗、R,=R,二R3゜几s
=By =Rs / 2−及びショットキバリヤダイオ
ード(sBD)の順方向電圧’!1=Vsnnとする。
するとW。Woのレベルは、W8がHighの場合Fi
Qsが導通し工がD4 e D5に2等分され分流する
ので とした。WBがり。Wの場合は、DIがHighO時と
なる。これらを整理するとW8.D2のレベルによって
下表が得られる。
Qsが導通し工がD4 e D5に2等分され分流する
ので とした。WBがり。Wの場合は、DIがHighO時と
なる。これらを整理するとW8.D2のレベルによって
下表が得られる。
X:HlghorLow
第1図のマルチエミッタメモリセルの読出し書込み動作
を以下に説明する。まずWBが)Tighすなわち読出
し状態ではW。、Woは上表の通り1.5Vfであり、
セルのコレクタレベルC,CがON、Q。
を以下に説明する。まずWBが)Tighすなわち読出
し状態ではW。、Woは上表の通り1.5Vfであり、
セルのコレクタレベルC,CがON、Q。
がOFF しているとして
C=Vf”Vsnn(DO) ++++・−−−−(4
)である、ここでWTのレベルをVfとした。 このと
き正常な読出しが行なわれる為には読出し電流in、
IDはh IDがQoよJInがQwoより流れる必要
がある。この為にはQWOとQ。の差動電圧(QWOの
ベース電圧とQ。のベース電圧の差)■■! 及びQw
oとQcの差動電圧(Qwcのベース電圧とQ。のベー
ス電圧の差)△■2 は下記条件を満足する必要がちる
。
)である、ここでWTのレベルをVfとした。 このと
き正常な読出しが行なわれる為には読出し電流in、
IDはh IDがQoよJInがQwoより流れる必要
がある。この為にはQWOとQ。の差動電圧(QWOの
ベース電圧とQ。のベース電圧の差)■■! 及びQw
oとQcの差動電圧(Qwcのベース電圧とQ。のベー
ス電圧の差)△■2 は下記条件を満足する必要がちる
。
、aVz=c″′″9・=7・・・−°・当≧、?、(
7)これは今Vf=800mV、v、BD=7oomv
、ID=l m A、 Rc =20 kΩ、h、B=
100と仮定すると (6)式は400mV−1mAx
20ko/10100=200,17)式は700mV
−400mV=30 omv となり、読出しは可能
である事が判る・ 次に書込みについて考察する。今Qcが(JNしている
として、これをQcが(JNする様にするにはWC=V
f、WC=1−5Vf +V8 B D としなければ
ならない。すると書込み直i)1】の読出し状態でC=
Vf+■8BD−C=Vf”RcXIn/llrgで
あるので上言己Wc、W。レベルが印加されると △V3=Wc−C=1.5Vf+V3Bn (■f+V
snn)=0.5Vf>0 ・・・・・・・・・ (8
)ml几ID/hFB〉0 ・・・・・・・ (9)で
あるので直ちにQ。は(JFFとなハQcはONしセル
内容が反転する。ここで注目しなければならないのは第
2図の813D I)6. jノアの1lli″を方向
電圧’8BDがセノ′のり、、 FCのそれと寺しいの
で(8)、 (91式で示されるQwoとQ。−?Qw
oとQ。の差動電圧J3や△v4は 5BIJ(1)+
瞼方回電圧によらない事である。この様にして従来メモ
リセルの書込み電圧全発生させる回路に5BDf導入し
、SBD特註のノ(ラツキを吸収する様にしていた。と
ころがこの第2図の従来例では読出し状態にお込て(6
)式に示すQwo 、l!= Qc の差動電圧vV1
が高温側で極端に小さくなると言う欠点があった。
7)これは今Vf=800mV、v、BD=7oomv
、ID=l m A、 Rc =20 kΩ、h、B=
100と仮定すると (6)式は400mV−1mAx
20ko/10100=200,17)式は700mV
−400mV=30 omv となり、読出しは可能
である事が判る・ 次に書込みについて考察する。今Qcが(JNしている
として、これをQcが(JNする様にするにはWC=V
f、WC=1−5Vf +V8 B D としなければ
ならない。すると書込み直i)1】の読出し状態でC=
Vf+■8BD−C=Vf”RcXIn/llrgで
あるので上言己Wc、W。レベルが印加されると △V3=Wc−C=1.5Vf+V3Bn (■f+V
snn)=0.5Vf>0 ・・・・・・・・・ (8
)ml几ID/hFB〉0 ・・・・・・・ (9)で
あるので直ちにQ。は(JFFとなハQcはONしセル
内容が反転する。ここで注目しなければならないのは第
2図の813D I)6. jノアの1lli″を方向
電圧’8BDがセノ′のり、、 FCのそれと寺しいの
で(8)、 (91式で示されるQwoとQ。−?Qw
oとQ。の差動電圧J3や△v4は 5BIJ(1)+
瞼方回電圧によらない事である。この様にして従来メモ
リセルの書込み電圧全発生させる回路に5BDf導入し
、SBD特註のノ(ラツキを吸収する様にしていた。と
ころがこの第2図の従来例では読出し状態にお込て(6
)式に示すQwo 、l!= Qc の差動電圧vV1
が高温側で極端に小さくなると言う欠点があった。
すなわち(6)式でV7の温度係数を後述の様に−1,
47mV/Q150℃のVfを80omyと仮定するし
N1はとなる。これよ”QWOとQ。の差動電圧ΔVl
は’I’=g°Cでは200mVあるがT=1000で
は126mVまで小さくなる。この為さらにRC+hF
B のバラツキを考慮した場合 QwoとQ。の差動電
圧△VIはさらに小さくなり ■9の一部がQWOより
もれ流れ如めるので正しb読出しができなくなる。
47mV/Q150℃のVfを80omyと仮定するし
N1はとなる。これよ”QWOとQ。の差動電圧ΔVl
は’I’=g°Cでは200mVあるがT=1000で
は126mVまで小さくなる。この為さらにRC+hF
B のバラツキを考慮した場合 QwoとQ。の差動電
圧△VIはさらに小さくなり ■9の一部がQWOより
もれ流れ如めるので正しb読出しができなくなる。
本発明の目的は、この様な従来回路の欠点を除き、すべ
ての温度範囲にわたって安定な読出しを行なう事ができ
る回路を提供する事にある。
ての温度範囲にわたって安定な読出しを行なう事ができ
る回路を提供する事にある。
すなわちショットキバリヤダイオードとダイオードが直
列接続された第1の回路と該第1の回路の一端がペース
に接続されエミッタホロワ動作するトランジスタを含む
第2の回路より成る基準電圧発生回路において、該トラ
ンジスタの単位面積当−りの電流量が該ダイオードの単
位面積当りの電流量の10分の1以下である事を特徴と
する基準電圧発生回路においてはこの様な欠点全解決す
る事ができる。
列接続された第1の回路と該第1の回路の一端がペース
に接続されエミッタホロワ動作するトランジスタを含む
第2の回路より成る基準電圧発生回路において、該トラ
ンジスタの単位面積当−りの電流量が該ダイオードの単
位面積当りの電流量の10分の1以下である事を特徴と
する基準電圧発生回路においてはこの様な欠点全解決す
る事ができる。
N3図は本発明の具体的な実施例である。第2図と同様
W。、Wo のレベル全計算する。回路動作の詳細な説
明に入る前に次の仮定金する。
W。、Wo のレベル全計算する。回路動作の詳細な説
明に入る前に次の仮定金する。
(1)抵抗の温度係数をゼロとする。
(2) ダイオードあるいはトランジスタのベースとエ
ミ、り間の電流電圧の式 %式% ( (12) 珈:シリコンのエネルギバントキャ ップ電圧で約1200mV の値を 持つ。
ミ、り間の電流電圧の式 %式% ( (12) 珈:シリコンのエネルギバントキャ ップ電圧で約1200mV の値を 持つ。
まずVBの電圧を計算する。
Qlのベースエミ、り閾電圧’kVf’としてVn=V
son”Vfn2”Vfn3−V7qi=Vsnn+2
V7−V7’ ・・・・山・・(13)よってQ2のコ
レクタ電流1は I =(VB−V7q2)/鳥=(Vs a n +V
f−V7’)/Ra・・・・・・・・(14) となるm R3”R5としてWcWc のレベルは第2
図の説明と同様にして X : High Or Loy となる、第2図と同様にしてまず読出し状態でのQwc
とQ。の差動電圧VVl及びQWoとQ。
son”Vfn2”Vfn3−V7qi=Vsnn+2
V7−V7’ ・・・・山・・(13)よってQ2のコ
レクタ電流1は I =(VB−V7q2)/鳥=(Vs a n +V
f−V7’)/Ra・・・・・・・・(14) となるm R3”R5としてWcWc のレベルは第2
図の説明と同様にして X : High Or Loy となる、第2図と同様にしてまず読出し状態でのQwc
とQ。の差動電圧VVl及びQWoとQ。
の差動電圧j2は
ΔVl =WC−C=−(V B B D + Vf−
Vf’ ) +y1−Vf−fDXRC/h、 g ”−−(V、HD+V7−Vf’ )−I、xR,、/
hF。
Vf’ ) +y1−Vf−fDXRC/h、 g ”−−(V、HD+V7−Vf’ )−I、xR,、/
hF。
・・・・・・・・・(15)
ΔV2’=C−WC=Vf+V8nn−(−(V8BD
+となる。
+となる。
また書込み状態では(8)、 (91式と同様に計算し
て△V3 ’ −W。−C=v8BD+2■f−■f′
−(■f+VsBB)=Vf−Vf’ +++・+・・
・(17)△V、 ’ =C−WC=Vf+R,LD/
hF、−(Vf)”Rc ID/hFE −−=(18
)となる。ここで(15)、 (16)、 (17)及
び(18)式で示されるメモリセルの読出し書込み動作
が完全に行なわれる為には差動電圧△v里、Δ■2.Δ
■3及び△■4 は正である必要がある。しかし実際の
動作金力えると、例えば読出し状態におけるID のQ
WOよりのもれ量は以下でなくてはQWOQWOのコレ
クタ部に構成された読出し電流検出回路の動作が不能に
なる。同様に19のQ。のもれ電流も■D/10以下で
なくてはセルは反転してしまう。
て△V3 ’ −W。−C=v8BD+2■f−■f′
−(■f+VsBB)=Vf−Vf’ +++・+・・
・(17)△V、 ’ =C−WC=Vf+R,LD/
hF、−(Vf)”Rc ID/hFE −−=(18
)となる。ここで(15)、 (16)、 (17)及
び(18)式で示されるメモリセルの読出し書込み動作
が完全に行なわれる為には差動電圧△v里、Δ■2.Δ
■3及び△■4 は正である必要がある。しかし実際の
動作金力えると、例えば読出し状態におけるID のQ
WOよりのもれ量は以下でなくてはQWOQWOのコレ
クタ部に構成された読出し電流検出回路の動作が不能に
なる。同様に19のQ。のもれ電流も■D/10以下で
なくてはセルは反転してしまう。
書込み状態なておいても睨出し状態と同様に考えられ、
有込みが正常にかつ高速に行なわれる為にはQwoとQ
c の電流比あるいはQWOとQ。の電流比は1対10
以上ある必要がある。
有込みが正常にかつ高速に行なわれる為にはQwoとQ
c の電流比あるいはQWOとQ。の電流比は1対10
以上ある必要がある。
ところでQWOとQ。あるいは QwoとQ。の電流比
が1対10以上である為のQWOとQ。(あるいはQw
oとQ。)の差動電圧は、 (11)式から1fが1ケ
タ変化する時のVfの変化量上京めれば良い。
が1対10以上である為のQWOとQ。(あるいはQw
oとQ。)の差動電圧は、 (11)式から1fが1ケ
タ変化する時のVfの変化量上京めれば良い。
すなわc)(11)式より
ΔVf=Vf(If=10)−Vf(If=1)=θx
ln 10=69mVが電流比1対10を生じさせる
差動電圧である。
ln 10=69mVが電流比1対10を生じさせる
差動電圧である。
ここで(17)式△V3/ にこのfKを適用するとV
f−’/’f’ > 69 mV となり電源回路のエ
ミッタホロワトランジスタQ1の電流密度は周辺回路の
ダイオードやトランジスタの電流密度の1710以下で
なくてはならない事が判る。
f−’/’f’ > 69 mV となり電源回路のエ
ミッタホロワトランジスタQ1の電流密度は周辺回路の
ダイオードやトランジスタの電流密度の1710以下で
なくてはならない事が判る。
ところで(15)式A/1’V)温度係数について考え
る。
る。
今Vs B D:’ニア Q Q lnV、 6V s
B n/6T−−1+nVy/’Cと仮定する。 V
f、Vf’の温度係数は(12)式より′V二o ’Q
を基準として △VfμT=(800mV−1200mV)/273℃
=−47mV10 ・・・・−−(19)△f’ If
CツイテirJ、 ’Vf’ =721mV(8001
11V−69mV)の場合 △Vj’/△T=(721−i200)/273’OV
f’ =552+nV(800mV −2X 69m’
V )ノ場合△Vf/△T=(652−1200)/2
73℃=−2,01mV/’0 (2□) となる、これよ!0 (10)式と同様にして■f′=
721mVの場合とVf’=652mVの場合の2つに
ついてvv1’を計算すると Vf’ =721mV: ・・・・・・・・・(22) ・・・・・・・・・(23) となる、 (22)、 (23)式で得られたT二10
0CにおけるVVI”1r(10)式の△■1と比較す
ると高温での△Vl’ がΔv1に比して十分大きくな
っている事が判る。
B n/6T−−1+nVy/’Cと仮定する。 V
f、Vf’の温度係数は(12)式より′V二o ’Q
を基準として △VfμT=(800mV−1200mV)/273℃
=−47mV10 ・・・・−−(19)△f’ If
CツイテirJ、 ’Vf’ =721mV(8001
11V−69mV)の場合 △Vj’/△T=(721−i200)/273’OV
f’ =552+nV(800mV −2X 69m’
V )ノ場合△Vf/△T=(652−1200)/2
73℃=−2,01mV/’0 (2□) となる、これよ!0 (10)式と同様にして■f′=
721mVの場合とVf’=652mVの場合の2つに
ついてvv1’を計算すると Vf’ =721mV: ・・・・・・・・・(22) ・・・・・・・・・(23) となる、 (22)、 (23)式で得られたT二10
0CにおけるVVI”1r(10)式の△■1と比較す
ると高温での△Vl’ がΔv1に比して十分大きくな
っている事が判る。
以上本発明によればQlの電流密度を小さくする事でw
e、weレベルの温度係数が改善でき、特こ読出し状態
における高温側での動作の安定に役立つ事が判った。
e、weレベルの温度係数が改善でき、特こ読出し状態
における高温側での動作の安定に役立つ事が判った。
第1図は従来より用いられている5BI)クランプ型マ
ルチエミッタ型メモリセルである。第2図i読出し書込
み回路とそれに用いられる基準電土竜主回路の従来例、
第3図は不発明より成る基準比圧発生回路とこれに関連
する読出し書込み回路である。 なお図において* QW o、 QW o、 Q□、
Qo、 Qt −Q8・・・・・トランジスタh D
C、DO,”〜D7・・・・・・ダイオード。
ルチエミッタ型メモリセルである。第2図i読出し書込
み回路とそれに用いられる基準電土竜主回路の従来例、
第3図は不発明より成る基準比圧発生回路とこれに関連
する読出し書込み回路である。 なお図において* QW o、 QW o、 Q□、
Qo、 Qt −Q8・・・・・トランジスタh D
C、DO,”〜D7・・・・・・ダイオード。
Claims (2)
- (1)ショットキ バリヤ ダイオード とダイオード
が直列接続された第1の回路と該第1の回路の一端がベ
ースに接続されエミッタホロワ動作するトランジスタを
含む第2の回路より成る基準電圧発生回路において、該
トランジスタの単位面積当力の電流量が該ダイオードの
単位面積当りの電流量の10分の1以下である事を特徴
とする基準電圧発生回路。 - (2)基準電圧発生回路において該ショットキバリヤダ
イオードの構造がマルチエミッタメモリセルの負荷抵抗
と並列に接続されたショットキバリヤダイオードと同一
である事を特徴とする特¥F 請求の範囲第(1)項に
記載の基準電圧発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58124462A JPS6015892A (ja) | 1983-07-08 | 1983-07-08 | 基準電圧発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58124462A JPS6015892A (ja) | 1983-07-08 | 1983-07-08 | 基準電圧発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6015892A true JPS6015892A (ja) | 1985-01-26 |
JPH0325873B2 JPH0325873B2 (ja) | 1991-04-09 |
Family
ID=14886117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58124462A Granted JPS6015892A (ja) | 1983-07-08 | 1983-07-08 | 基準電圧発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6015892A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58118087A (ja) * | 1981-12-29 | 1983-07-13 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-07-08 JP JP58124462A patent/JPS6015892A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58118087A (ja) * | 1981-12-29 | 1983-07-13 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0325873B2 (ja) | 1991-04-09 |
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