DE3882322T2 - Statischer Speicher in Schottky-Technologie. - Google Patents

Statischer Speicher in Schottky-Technologie.

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Description

    Technisches Gebiet der Erfindung
  • Die Erfindung betrifft allgemein Halbleiterspeicher-Anordnungen und insbesondere Strukturen von statischen 4-Transistor/2-Widerstand-RAM-Speichern sowie Verfahren zu deren Herstellung.
    • Hintergrund der Erfindung
  • Der derzeitige Stand der Technik bezüglich des Zellenaufbaus von statischen RAM-Speichern (SRAM) ist in zwei Kategorien gespalten. Sechs-Transistor (6-T)- und Vier-Transistoren/Zwei-Transistoren (4-T/2-R)-Zellen. Aufgrund ihrer kleineren Fläche ist die 4-T/2-R-Zelle bei Anwendungen hoher Dichte eher erwünscht.
  • Ein wesentlicher Nachteil bei den statischen 4-T/2-R-RAM-Speichem war jedoch deren hoher Bereitschafts-Energieverbrauch. Der Bereitschafts-Energiebedarf kann dadurch verringert werden, daß der Widerstand in dem Speicherzellenaufbau erhöht wird. Der für große Speicher verwendete Widerstand sollte zumindest bei einem Gigaohm liegen, was zu einer Übertragung von einer Bereitschaftsleistung von etwa fünf Milliwatt für einen statischen Ein-Megabit-RAM-Speicher führt. Bei der Verwendung eines Widerstandes von 100 Gigaohm wird der Bereitschafts- Energiebedarf auf etwa 50 Mikrowatt herabgesetzt.
  • Für die Herstellung derart großer Widerstände in dem Zellenaufbau eines statischen RAM-Speichers sind andere Mittel als die herkömmlichen, zur Herstellung von Widerständen dienenden Techniken erforderlich, bei denen beerdigte Übergangsschichten verwendet werden, da bei der Verwendung der herkömmlichen Techniken zur Erzeugung hinreichend hoher Widerstände eine große Fläche benötigt wird. In jüngster Zeit wurde versucht, nicht-dotiertes Polysilizium zur Herstellung der Widerstände zu verwenden. Der Widerstand von Polysilizium ist jedoch äußerst empfindlich gegenüber verschiedenen Faktoren wie der Korngröße, einer thermischen Behandlung nach dem Aufbringen des Polysiliziums und Verunreinigungen, die absichtlich und unbeabsichtigt in das Polysilizium- Material eingeführt wurden. Die Empfindlichkeit gegenüber diesen Faktoren beeinträchtigt die Reproduzierbarkeit des Polysilizium-Transistors insbesondere bei höheren Widerständen. Tatsächlich ist es nicht ungewöhnlich, bei Polysilizium-Widerständen einen Widerstands-Abweichungsfaktor von Fünf zu erhalten. Damit ist die Polysilizium-Widerstands-Technologie nicht zur Herstellung von einen hohen Widerstand aufweisenden Anordnungen zur Verwendung in dem Zellenaufbau eines statischen 4-T/2-R-RAM-Speichers geeignet, wo ein gewisser Genauigkeitsgrad gefordert ist.
  • Damit ergab sich ein Bedarf nach einer Technologie, mit der mit einem hohen Wert behaftete Widerstände für einen Zellenaufbau eines statischen RAM- Speichers ohne Vergrößerung der Zellenfläche hergestellt werden können.
  • Gemäß einem Aspekt der Erfindung schafft diese eine statische Speicherzelle mit
  • einem auf ein Signal einer Wort-Leitung ansprechenden Übertragungstransistor, durch den der Zustand der Speicherzelle mit einer Bit-Leitung in Verbindung gebracht wird, und
  • einem Verriegelungsschaltkreis, der gespeiste und kreuzgekoppelte erste und zweite Transistoren zum Verriegeln eines in der Speicherzelle zu speichernden Datenbits enthält,
  • die dadurch gekennzeichnet ist, daß
  • die Speisung durch in Sperrichtung vorgespannte Schottky-Dioden erfolgt, die zwischen die Transistoren und eine angelegte erste vorbestimmte Spannung (Vdd) geschaltet sind.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Bildung der Speicherzelle in einem Halbleitersubstrat geschaffen, das die folgenden Schritte aufweist:
  • Bilden erster und zweiter Transistoren und eines Übertragungstransistors, der mit dem ersten Transistor oder dem zweiten Transistor verbunden ist, in dem Halbleitersubstrat,
  • Bilden einer Wannenzone von einem ersten Leitfähigkeitstyp in dem Halbleitersubstrat,
  • Bilden einer Metallschicht über dem Halbleitersubstrat,
  • Ätzen der Metallschicht zur Bildung von Schottky-Dioden in Verbindung mit der Wannenzone und zur Bildung von Zwischenverbindungen zwischen den Schottky- Dioden und den ersten und zweiten Transistoren, und
  • Schaffen von Verbindungen zwischen dem ersten und dem zweiten Transistor zur Bildung eines Verriegelungsschaltkreises, Schaffen von Stromversorgungs- Verbindungen zu den Schottky-Dioden zur Speisung der ersten und zweiten Transistoren und Schaffen einer Wort-Leitung und einer Bit-Leitung, die mit dem Übertragungstransistor verbunden sind.
  • Bei einer Speicherzelle gemäß der Erfindung wird eine in Sperrichtung vorgespannte Schottky-Diode dazu verwendet, einen hohen Widerstand zwischen einem Paar von Verriegelungstransistoren und Vdd zu erzeugen. Die Schottky-Dioden sind in der Lage, einen effektiven Widerstand über 500 Gigaohm bei fünf Volt anzunehmen, und der durch die in Umkehrrichtung vorgespannten Schottky-Dioden erzeugte Widerstand kann dadurch eingestellt werden, daß bei der Metall/Halbleiter-Schnittstelle eine dotierte Zone geschaffen wird. Indem das zur Bildung der Diode verwendete Material variiert wird, kann ein weiter Bereich von effektiven Widerständen erhalten werden.
  • Dieser Aspekt der Erfindung bringt den technischen Vorteil mit sich, daß ein großer Widerstand in einem sehr kleinen Flächenbereich geschaffen werden kann, wodurch Speicheranordnungen höherer Dichte möglich sind. Darüber hinaus wird mit der Erfindung ein großer Widerstand erzielt, dessen Wert genau gesteuert werden kann.
  • Gemäß einem weiteren Aspekt der Erfindung wird das zur Bildung der Schottky- Diode verwendete Metallsilicid auch dazu verwendet, die Struktur der lokalen Zwischenverbindung zu bilden. Dies bringt den technischen Vorteil mit sich, daß die Widerstandslast ohne zusätzliche lithographische Schritte gebildet werden kann.
    • Kurzbeschreibung der Zeichnungen
  • Die Erfindung und deren Vorteile werden anhand der folgenden Beschreibung in Verbindung mit den Zeichnungen näher beschrieben; in diesen zeigen:
  • Fig. 1 ein Schaltschema einer Speicherzelle der Erfindung, bei der in Sperrichtung vorgespannte Schottky-Dioden als Widerstandselemente verwendet werden,
  • Fig. 2 eine erste Stufe bei der Bildung der Schottky-Barriere-Last,
  • Fig. 3 eine zweite Stufe bei der Bildung der Schottky-Barriere-Last,
  • Fig. 4 eine dritte Stufe bei der Bildung der Schottky-Barriere-Last, und
  • Fig. 5 eine vierte Stufe bei der Bildung der Schottky-Barriere-Last.
    • Detaillierte Beschreibung der Erfindung
  • Zum besseren Verständnis der Erfindung wird nun auf die Figuren 1-5 der Zeichnung Bezug genommen, wobei für gleiche und einander entsprechende Teile der verschiedenen Zeichnungen gleiche Zeichen verwendet werden.
  • Figur 1 zeigt ein Schaltdiagramm der Speicherzelle der Erfindung. Die Speicherzelle 10 weist eine Quelle hoher Spannung Vdd, im allgemeinen fünf Vo1t, auf, die mit der Anode 12 einer ersten Schottky-Diode 14 und der Anode 16 einer zweiten Schottky-Diode 18 verbunden ist. Die Katode 20 der ersten Schottky-Diode 14 ist mit dem Drain-Anschluß 22 eines ersten Transistors 24, dem Gate-Anschluß 26 eines zweiten Transistors 28 und dem Source-Anschluß 30 eines dritten Transistors 32 verbunden. Die Katode 34 der zweiten Schottky- Diode 18 ist mit der Basis 36 des ersten Transistors 24, dem Drain-Anschluß 38 des zweiten Transistors 28 und dem Source-Anschluß 40 eines vierten Transistors 42 verbunden. Eine Quelle niedriger Spannung Vss, im allgemeinen Massespannung, ist mit den Source-Anschlüssen 44 und 46 des ersten Transistors 24 bzw. des zweiten Transistors 28 verbunden. Eine Wort-Leitung 48 ist mit den Gate-Anschlüssen 50 und 52 des dritten Transistors 32 bzw. des vierten Transistors 42 verbunden. Eine Bit-Leitung 54 ist mit dem Drain-Anschluß 56 des dritten Transistors 32 verbunden, und eine invertierte Bit-Leitung 58 ist mit dem Drain-Anschluß 60 des vierten Transistors 42 verbunden.
  • Im Betrieb ist die Speicherzelle 10 Teil einer Speicheranordnung von gleichartig ausgelegten Speicherzellen. Obwohl die aktiven Schaltelemente der Speicherzelle 10 als NMOS-Transistoren dargestellt sind, kann eine gleichartige Speicherzelle unter Verwendung von P-Kanal-MOS-Transistoren oder bipolaren Transistoren aufgebaut sein.
  • In der Speicherzelle 10 arbeiten der dritte Transistor 32 und der vierte Transistor 42 als Übertragungstore, die dazu dienen, die Ausgänge der Zelle von der Bit-Leitung 54 und der invertierten Bit-Leitung 58 zu isolieren oder mit diesen zu verbinden. Diese Transistoren werden durch die Wort-Leitung 48 ein- und abgeschaltet, die eine Speicherzelle 10 zum Auslesen oder Einschreiben auswählt. Werden die Wort-Leitungen 48 eingeschaltet (eine logisch hohe Spannung), so sind die dritten und vierten Transistoren 32 und 42 in der Lage, einen Strom zwischen ihren jeweiligen Drain- und Source-Anschlüssen zu führen.
  • Um Daten in die Zelle einzuschreiben, wird die Wort-Leitung 48 eingeschaltet, um zu ermöglichen, daß die dritten und vierten Transistoren 32 und 42 leiten. Nimmt man einen Wert Eins (eine logisch hohe Spannung) der Bit-Leitung und damit einen Wert Null der invertierten Bit-Leitung an, so ist der erste Transistor 24 abgeschaltet und der zweite Transistor 28 eingeschaltet. Daher ist der Drain-Anschluß 38 des zweiten Transistors 28 an Vss angelegt, während der Drain-Anschluß 22 des ersten Transistors 24 an die logisch hohe Spannung auf der Bit-Leitung 54 angelegt ist. Sind die dritten und vierten Transistoren 32 und 42 abgeschaltet, so verbleibt die Speicherzelle 10 in diesem Zustand, wobei die Daten darin gehalten werden.
  • Zum Auslesen der Zelle wird die Wort-Leitung 48 wieder eingeschaltet, wodurch ein Leiten von den Drain-Anschlüssen 22 und 38 zu der Bit-Leitung 54 und der nicht-invertierenden Bit-Leitung 58 ermöglicht wird. Ein Leseverstärker (nicht gezeigt) ist mit der Bit-Leitung 54 und der invertierten Bit-Leitung 58 verbunden, um den Status der Spannungen an den Drain-Anschlüssen 22 und 38 abzulesen. Ein Logikpegel, der die in der Zelle gehaltenen Daten repräsentiert, wird an dem Ausgang des Leseverstärkers erzeugt.
  • Die Dioden 14 und 18 werden als Speisewiderstände für die ersten und zweiten Transistoren 24 und 28 verwendet. Der effektive Widerstand der in Sperrichtung vorgespannten Dioden 14 und 18 beeinflußt unmittelbar die Übertragung der Bereitschafts-Stromversorgung zu dem statischen SRAM. Eine Schottky-Diode verhält sich bei einer Vorspannung in Sperrichtung etwas wie ein regulärer P/N-Übergang mit Ausnahme ihres höheren Verluststromes. Der Verlust der Schottky-Diode hängt von der eigenleitenden Sperrschicht zwischen Metall und Silizium und von dem elektrischen Feld (oder der Spannung) über der Sperrschicht ab. Die Gleichung, die die Verluststromdichte eines in Sperrichtung vorgespannten Übergangs für eine Sperrspannung Vr beschreibt, die größer als 3kT/q (kT/q = 0,026 V bei Raumtemperatur) ist, ist gegeben durch:
  • Jr = AT² exp(-qEo/kT) exp[+q(qF/4πes)1/2/kT]
  • worin A = Mengenkonstante
  • T = Temperatur
  • E0 = Sperrschichthöhe oder Differenz zwischen der Metall-Austrittsarbeit und der Silizium-Elektronenaffinität
  • F = elektriche Feldstärke
  • es = Dilektrizitatskonstante von Silizium
  • Damit ist es möglich, ein bestimmtes Metall mit einer entsprechenden Sperrschichthöhe auszuwählen, so daß der effektive Widerstand bei Vr gleich fünf Volt innerhalb des gewünschten Bereiches liegt.
  • In der Tabelle I sind Grenzschichthöhen für einige herkömmliche Silicide aufgelistet. Tabelle I Silicid Sperrschichthöhe
  • Die in der Tabelle 1 aufgelisteten Sperrschichthöhen der Silicide können dadurch geringfügig eingestellt werden, daß das elektrische Feld variiert wird. Das elektrische Feld kann entweder mit einer Vorspannung oder dadurch variiert werden, daß eine dünne Schicht aus Halbleitermaterial mit einer steuerbaren Anzahl von Dotierstoffen auf einer Halbleiter-Oberfläche zum Beispiel durch Ionenimplantation eingeführt wird, wie dies in Verbindung mit Figur 4 gezeigt wird. Typischerweise wird die effektive Sperrschicht der in Sperrichtung vorgespannten Schottky-Diode durch 0,2 Volt in Silizium und durch über 0,3 Volt in Galliumarsenid verringert.
  • Zum Beispiel kann TiSi&sub2; dazu verwendet werden, eine Schottky-Barriere zu bilden, die als ein Speisewiderstand in einer statischen SRAM-Zelle verwendet wird. Die Höhe der eigenleitenden Sperrschicht von TiSi&sub2; beträgt 0,6 Volt, und die Sperrstromdichte Jr kann aus der obigen Gleichung errechnet werden, wobei sich etwa 1 x 10&supmin;³ Ampere/cm² ergibt.
  • Bei der Verwendung eines Kontaktes von einem Mikrometer mal einem Mikrometer beträgt der Sperrstrom etwa 1 x 10&supmin;¹¹ Ampere. Bei fünf Volt ist der Verlustwiderstand gleich 500 Gigaohm. Bei einer geringfügigen Verringerung der Sperrschichthöhe auf 0,56 Volt ist der Widerstand annähernd gleich 100 Gigaohm bei fünf Volt für die gleiche Kontaktfläche. Die Sperrschichthöhe kann beispielsweise durch eine Implantation von Arsen bei einer Konzentration von etwa 2 x 10¹² Ionen/cm² verringert werden. Alternativ kann, wie in Tabelle I gezeigt, MoSi² dazu verwendet werden, eine Schottky-Barriere mit einer Sperrschichthöhe von 0,56 Volt zu bilden, wobei in diesem Falle kein Implantat erforderlich ist.
  • Unter Bezugnahme auf Figur 2 wird nun das Verfahren zur Bildung einer Schottky-Diode in Verbindung mit einem MOS-Transistor dargestellt. In einem P-Silizium-Substrat 64 wird eine N-Wannenzone 62 gebildet. Unter Verwendung eines LOCOS (local oxidation of silicon)-Verfahrens oder anderer allgemein bekannter Techniken werden Isolierzonen 68 mit einem Oxid 70 gebildet.
  • Ein dotiertes Polysilizium-Gate 72 wird auf der Gate-Oxidschicht 66 über dem Substrat 64 gebildet. Es ist festzustellen, daß bei der Verwendung einer CMOS-Peripherie in der Speicheranordnung die N-Wannenzone als Teil des normalen Verfahrens gebildet werden kann; daher ist ein zusätzlicher Maskierungsschritt nicht erforderlich.
  • Anhand von Figur 3 wird nun eine zweite Stufe bei der Bildung der Schottky- Diode dargestellt. Auf dem dotierten Polysilizium-Gate 72 werden Seitenwandoxidzonen 74 gebildet, und die verbleibende Gate-Oxidschicht 66, die nicht von dem dotierten Polysilizium-Gate 72 oder den Seitenwandoxidzonen 74 bedeekt ist, wird durch geeignetes Ätzen wie ein CHF&sub3;+C&sub2;F&sub6;-Plasmaätzen entfernt. Eine Photoresist-Maske 76 wird über dem Bereich gebildet, der für die Schottky- Last zu verwenden ist, und N+-Source/Drain-Zonen 78 werden durch Implantation auf dem freigelegten Siliziumsubstrat 64 und der N-Wanne 62 gebildet.
  • Anhand von Figur 4 wird eine dritte Stufe des erfindungsgemäßen Verfahrens dargestellt. Die Photoresist-Maske 76 wird entfernt, und das Implantat zur Einstellung der Sperrschichthöhe wird ausgeführt, falls erforderlich. Wird das Implantat zur Einstellung der Sperrschichthöhe ausgeführt, so wird dort eine dotierte Zone 80 gebildet, wo die Schottky-Diode anzuordnen ist. Da die Energie und die Dosis, die erforderlich sind, um das Implantat zur Einstellung der Sperrschichthöhe auszuführen, relativ gering sind, ist es nicht erforderlich, die anderen aktiven Flächen zu maskleren, während das Implantat ausgeführt wird.
  • In Figur 5 ist eine vierte Stufe zur Bildung der Schottky-Diode dargestellt, bei der eine TiSi&sub2;-Schicht verwendet wird, um die Schottky-Diode und eine lokale Zwischenverbindung zu bilden. Eine Schicht aus Ti wird auf der Oberfläche der Anordnung aufgebracht. Durch Erhitzen der Anordnung bis annähernd 675ºC in einem Ofen reagiert das Ti mit dem Silizium, um TiSi&sub2;-Bereiche 82 zu bilden. Über dem Feldoxid 70 werden jedoch TiN-Bereiche 84 gebildet. Die TiSi&sub2;-Bereiche 82 und TiN-Bereiche 84 werden gemustert und geätzt, um die Struktur der lokalen Zwischenverbindung zu bilden. Eine Schottky-Diode 86 wird zwischen und über der N-Wanne 62 und der TiSi&sub2;-Schicht 82 gebildet.
  • Das TiN-Nebenprodukt kann dadurch entfernt werden, daß eine Lösung von NH&sub4;OH oder ein anderes geeignetes Ätzmittel verwendet wird. Da es wünschenswert ist, eine Zwischenverbindung zwischen der Schottky-Diode 86 und einem der N+-Source/Drain-Bereiche 78 aufrechtzuerhalten, sollte der dazwischenliegende TiN-Bereich 84 vor dem Ausführen der TiN-Ätzung maskiert werden.
  • Somit bringt die Erfindung den technischen Vorteil mit sich, daß eine sehr große Widerstandslast in einem sehr kleinen Bereich erzeugt wird. Darüber hinaus kann die Widerstandslast dadurch sehr genau getrimmt werden, daß die Fläche des N-Wannenbereichs 62, die zur Bildung der Schottky-Diode 86 verwendet wird, dotiert wird. Die Erfindung bringt also den Vorteil mit sich, daß die Diode in Verbindung mit Verfahrensschritten gebildet werden kann, die dazu eingesetzt werden, andere Bereiche der Speicheranordnung zu bilden; damit wird die Komplexität der Ausbildung der Anordnung nicht erhöht.

Claims (14)

1. Statische Speicherzelle mit einem auf ein Signal einer Wort-Leitung (48) ansprechenden Übertragungstransistor (32), durch den der Zustand der Speicherzelle mit einer Bit-Leitung (54) in Verbindung gebracht wird, und einem Verriegelungsschaltkreis, der gespeiste und kreuzgekoppelte erste und zweite Transistoren (24, 28) zum Verriegeln eines in der Speicherzelle zu speichernden Datenbits enthält, dadurch gekennzeichnet, daß die Speisung durch in Sperrichtung vorgespannte Schottky-Dioden (14, 18) erfolgt, die zwischen die Transistoren und eine angelegte erste vorbestimmte Spannung (Vdd) geschaltet sind.
2. Speicherzelle nach Anspruch 1, bei der jede der Schottky-Dioden (14, 18) eine Halbleiterzone (62) von einem ersten Leitfähigkeitstyp und eine Metallzone (82) enthält, die mit der Halbleiterzone in Kontakt ist.
3. Speicherzelle nach Anspruch 2, bei der die Metallzone (82) ein Metallsilicid enthält.
4. Speicherzelle nach Anspruch 3, bei der das Metallsilicid (82) ein Titansilicid enthält.
5. Speicherzelle nach Anspruch 2, 3 oder 4, bei der jede der Schottky-Dioden (14, 18) eine dotierte Zone (80) in der Halbleiterzone (62) enthält, um die Höhe der Schottky-Barriere einzustellen.
6. Speicherzelle nach einem der vorhergehenden Ansprüche, bei der der erste Transistor (24) von der Bit-Leitung (54) und der zweite Transistor (58) von einer invertierten Bit-Leitung (58) gesteuert ist.
7. Speicherzelle nach einem der Ansprüche 2 bis 6, bei der die Metallzone eine Titanverbindung enthält.
8. Speicherzelle nach einem der Ansprüche 2 bis 7, bei der eine Erweiterung der Metallzonen die Schottky-Diode mit dem Verriegelungs-Schaltkreis verbindet.
9. Speicherzelle nach Anspruch 8, bei der die Erweiterung Titannitrid enthält.
10. Speicherzelle nach Anspruch 9, bei der die Metallzone Titansilicid enthält.
11. Verfahren zur Bildung einer Speicherzelle nach einem der vorhergehenden Ansprüche in einem Halbleitersubstrat (64), das die folgenden Schritte aufweist:
Bilden erster und zweiter Transistoren (24, 28) und eines Übertragungstransistors (32, 42), der mit dem ersten Transistor oder dem zweiten Transistor verbunden ist, in dem Halbleitersubstrat, Bilden einer Wannenzone (62) von einem ersten Leitfähigkeitstyp in dem Halbleitersubstrat, Bilden einer Metallschicht (82) über dem Halbleitersubstrat, Ätzen der Metallschicht zur Bildung von Schottky-Dioden (14, 18) in Verbindung mit der Wannenzone und zur Bildung von Zwischenverbindungen zwischen den Schottky-Dioden und den ersten und zweiten Transistoren, und Schaffen von Verbindungen zwischen dem ersten Transistor und dem zweiten Transistor zur Bildung eines Verriegelungsschaltkreises, Schaffen von Stromversorgungs-Verbindungen zu den Schottky-Dioden zur Speisung der ersten und zweiten Transistoren und Schaffen einer Wort-Leitung (48) und einer Bit-Leitung (54, 58), die mit dem Übertragungstransistor (32, 42) verbunden sind.
12. Verfahren nach Anspruch 11, bei dem überdies eine dotierte Zone (80) an der Oberfläche der Wannenzone so gebildet wird, daß die Höhe der Barriere der Schottky-Dioden verringert wird.
13. Verfahren nach Anspruch 11, bei dem die Metallschicht Titan und der Halbleiter Silizium enthält, und das überdies den Schritt eines Erhitzens des Titaniums enthält, um über Zonen der Halbleiteroberfläche Titaniumsilicid zu bilden.
14. Verfahren nach Anspruch 11, das überdies die folgenden Schritte enthält: Bilden einer Oxidzone (70), die die Oberfläche der Wannenzone von der Oberfläche des Substrats trennt, Erhitzen der Metallschicht, um eine solche Reaktion zwischen der Metallschicht und dem Substrat und Wannenzonen herbeizuführen, daß anstelle der Metallzone eine Metallsilicidzone gebildet wird, Maskieren der Isolierzonen, um Zwischenverbindungen zwischen den Schottky-Dioden und den ersten und zweiten Transistoren festzulegen, und Ätzen nicht maskierter Abschnitte des Metalls auf der Isolierzone.
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