JPS587860A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS587860A JPS587860A JP56104462A JP10446281A JPS587860A JP S587860 A JPS587860 A JP S587860A JP 56104462 A JP56104462 A JP 56104462A JP 10446281 A JP10446281 A JP 10446281A JP S587860 A JPS587860 A JP S587860A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- memory
- impurity density
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置、例えばＭより （Ｍｅｔ −
ａ１工ｎ５ｕ１４ｔｏｒ ８８ｍ１ｏｏｎｄｕｏｔｏｒ
）型のスタティックＲＡＭ、ダイナミックＲＡＭｊ／
（関するものである。
ａ１工ｎ５ｕ１４ｔｏｒ ８８ｍ１ｏｏｎｄｕｏｔｏｒ
）型のスタティックＲＡＭ、ダイナミックＲＡＭｊ／
（関するものである。
Ｍｆ’ｒネルのＭＩＳ型電界効果トランジスタ（以下、
Ｍ工５ＩＦｌｌｉＴと略す）によって記憶素子（メモリ
セル）ｔ−構成しｆｔ−ＲＡ Ｍにシいては、接合容量
等を下げてスイッチング速度や基板バイアス効果を改善
する几めに高比抵抗のＰ型シリコン基板を用いることが
ある。しかしながら、高比抵抗基板にメモリセルを設け
ると、Ｍ工８１ＦＩＴのドレイン領域がなすＰＭ接合か
ら基板側へ空乏層が拡がり易くなってその接合容量が低
下するので、ａ避等の放射線に対して弱くなることが判
明し友。
Ｍ工５ＩＦｌｌｉＴと略す）によって記憶素子（メモリ
セル）ｔ−構成しｆｔ−ＲＡ Ｍにシいては、接合容量
等を下げてスイッチング速度や基板バイアス効果を改善
する几めに高比抵抗のＰ型シリコン基板を用いることが
ある。しかしながら、高比抵抗基板にメモリセルを設け
ると、Ｍ工８１ＦＩＴのドレイン領域がなすＰＭ接合か
ら基板側へ空乏層が拡がり易くなってその接合容量が低
下するので、ａ避等の放射線に対して弱くなることが判
明し友。
即ち、ＲＡＭ工０のパッケージ中に含まれているウラン
やトリウム等から放射されるａ＠が基板内に入射すると
、七のエネルギーによって電子−ホール対が発生するが
、このうち電子は上記空乏層から容易にドレイン領域内
へ拡散してドレイン電位を低下ぜしめ、Ｍ工８ＦＩＴ４
Ｃ蓄積ちれている正電荷を中和してしまう。この現象は
、基板が低不純物濃度であって上記電子のライフタイム
が長くなることによって助長される。
やトリウム等から放射されるａ＠が基板内に入射すると
、七のエネルギーによって電子−ホール対が発生するが
、このうち電子は上記空乏層から容易にドレイン領域内
へ拡散してドレイン電位を低下ぜしめ、Ｍ工８ＦＩＴ４
Ｃ蓄積ちれている正電荷を中和してしまう。この現象は
、基板が低不純物濃度であって上記電子のライフタイム
が長くなることによって助長される。
こうしてメモリセルの記憶機能が阻害式れ、読出し時の
出力電圧特性に悪影響を与えることくなるので、この対
策として、高不純物ＩＩｐ！度のＰ 型シリコン基板の
表面上に成長さぜ几低不純物濃度の薄いＰ−型エピタキ
シャル層にＮチャネルＭＩ日ＦＩＴを形成テることが考
えられる。この場合には、エピタキシャル層によって空
乏層の伸びを制限し、高濃度基板でキャリアのう・イフ
タイムを短かくしてαｉＩＫよるキャリアＱ影響を幾分
少なくはできるが、未だ充分な耐α線強度を得るには至
っていない。
出力電圧特性に悪影響を与えることくなるので、この対
策として、高不純物ＩＩｐ！度のＰ 型シリコン基板の
表面上に成長さぜ几低不純物濃度の薄いＰ−型エピタキ
シャル層にＮチャネルＭＩ日ＦＩＴを形成テることが考
えられる。この場合には、エピタキシャル層によって空
乏層の伸びを制限し、高濃度基板でキャリアのう・イフ
タイムを短かくしてαｉＩＫよるキャリアＱ影響を幾分
少なくはできるが、未だ充分な耐α線強度を得るには至
っていない。
従って、本発明の目的は、α耐等の放射ｌ／ＩｊＫ対し
て記憶保持機能を正常に維持できる耐放射線強度の大き
い記憶装置を提供することにある。
て記憶保持機能を正常に維持できる耐放射線強度の大き
い記憶装置を提供することにある。
この目的全達成する几めに、本発明によれば、特に上記
の如きエピタキシャル層を真備した半導体ウニ八におい
て、少なくとも記憶素子部下に逆導電型の高不純物濃度
の埋込み層を設け、この埋込み層に所定の電圧を印加す
るようにしている。
の如きエピタキシャル層を真備した半導体ウニ八におい
て、少なくとも記憶素子部下に逆導電型の高不純物濃度
の埋込み層を設け、この埋込み層に所定の電圧を印加す
るようにしている。
即ち、放射ｍによプ発生し几電子−ホール対の一方Ｑ）
’Ｆ−Ｖリアを上記埋込み層にトラップＩ、ＣＭＸＨＰ
蔦１０能動領域内へ拡散さぞないようにすると同時に、
他方のキャリアはエピタキシャル層及び半導体基体の電
源側へ吸引嘔れるようにしている。この結果、放射線に
よりキャリアが発生したとしても、メモリセルの記憶保
持機能が影響を受けることがなく、耐放射線強度を大き
くすることができる。
’Ｆ−Ｖリアを上記埋込み層にトラップＩ、ＣＭＸＨＰ
蔦１０能動領域内へ拡散さぞないようにすると同時に、
他方のキャリアはエピタキシャル層及び半導体基体の電
源側へ吸引嘔れるようにしている。この結果、放射線に
よりキャリアが発生したとしても、メモリセルの記憶保
持機能が影響を受けることがなく、耐放射線強度を大き
くすることができる。
以下、本発明をＭＩＳ型スメスタテイックＲＡＭ用した
実施例について、図面を参照して絆細に説明する。
実施例について、図面を参照して絆細に説明する。
まず第１図について、本実施例によるスタティックＲＡ
ＭＩＣのレイアウトパターンヲ説明する。
ＭＩＣのレイアウトパターンヲ説明する。
このＲＡＭＩＣは、例えば１個のＩＣチップ（半導体集
積回路装置を組込んだ半導体チップ）内でメモリプレイ
が４つに分けられた４マット方式からなっていてよく、
複数のメモリセルＭ−０１１ｆＬで構成ちれ九４つのメ
モリプレイＭ−ムＲＹ、。
積回路装置を組込んだ半導体チップ）内でメモリプレイ
が４つに分けられた４マット方式からなっていてよく、
複数のメモリセルＭ−０１１ｆＬで構成ちれ九４つのメ
モリプレイＭ−ムＲＹ、。
Ｍ−ムＲＹ、、Ｍ−ムＲＹｓ及びＭ−ムＲＹ４は互いに
分離ちれ友状態でチップ内に配置嘔れている。
分離ちれ友状態でチップ内に配置嘔れている。
Ｍ−ムＲＹ、及びＭ−ムＲＹ、は工Ｃチップの一万側に
、Ｍ−ムＲＹ、及び輩−ムｆｔＹ、は−Ｆ：の他方側に
夫々記名れておシ、この２つの部分に挾まれた工Ｃチッ
プの中央部にＭ−ムＲＹＩ〜Ｍ−ムＲＹ４のためのロウ
デコーダＲ−ＤＯＲが設けられている。また、Ｍ−ムＲ
Ｙ、とＲ−ＤＯＲとの間、及びＭ−ムＲＹ、とＲ−ＤＯ
Ｒとの間にはＭ−ムＲＹＩ〜Ｍ−ムＩｔｙａの友めのワ
ードドライバ” ” ＋ 、Ｗ Ｄ ＠が記名れている
。Ｍ−ムＲＹＩ〜Ｍ−ムＲＹ４の一端ｌＩＫ接して、ｋ
−ムＲＹｌ〜Ｍ−ムＲＹ４ の友めのカラムスイッチＯ
−Ｅｌ ｗ、％ Ｏ−Ｂ Ｙ、％ Ｃ−日Ｗ、及び０−
８Ｗ４が設けられ、更に０−８Ｗ、〜０−８Ｗ４に接し
て、Ｍ−ムＲＹ、〜Ｍ−ムＲＹ、のためのカラムデコー
ダ０−ＤＯＲ，，０−ＤＯＲ鵞、０−ＤＯＲ，及び０−
ＤＯＲ４が設けられて込る。
、Ｍ−ムＲＹ、及び輩−ムｆｔＹ、は−Ｆ：の他方側に
夫々記名れておシ、この２つの部分に挾まれた工Ｃチッ
プの中央部にＭ−ムＲＹＩ〜Ｍ−ムＲＹ４のためのロウ
デコーダＲ−ＤＯＲが設けられている。また、Ｍ−ムＲ
Ｙ、とＲ−ＤＯＲとの間、及びＭ−ムＲＹ、とＲ−ＤＯ
Ｒとの間にはＭ−ムＲＹＩ〜Ｍ−ムＩｔｙａの友めのワ
ードドライバ” ” ＋ 、Ｗ Ｄ ＠が記名れている
。Ｍ−ムＲＹＩ〜Ｍ−ムＲＹ４の一端ｌＩＫ接して、ｋ
−ムＲＹｌ〜Ｍ−ムＲＹ４ の友めのカラムスイッチＯ
−Ｅｌ ｗ、％ Ｏ−Ｂ Ｙ、％ Ｃ−日Ｗ、及び０−
８Ｗ４が設けられ、更に０−８Ｗ、〜０−８Ｗ４に接し
て、Ｍ−ムＲＹ、〜Ｍ−ムＲＹ、のためのカラムデコー
ダ０−ＤＯＲ，，０−ＤＯＲ鵞、０−ＤＯＲ，及び０−
ＤＯＲ４が設けられて込る。
また、これらのデコーダに接して、Ｍ−ムＲＹＩ〜Ｍ−
ムＲＹ４の友めのセンスアンプ” １ ％ ８ Ａ１．
６ム１及び１１Ａ４が夫々配されている。８ム１〜Ｂム
４に近接した位置ｌｃ＃ｉ、７ドレス信号ム４〜ムｌ・
のためのアドレスパラファムＤＢｓ−，及びムＤＢＩ
、が配されている。ムＤＢ、−ｓに近接してデータ出
力バッファＤＯＢが、またＡＤＢＩ 、に近接して１
Ｗ信号人カバツ７アＷｌ！−Ｂ、０Ｂ（Ｉ１号入カハツ
ファロＳ−Ｂ及びデータ人カバツフ了りよりが配置され
ている。更に、ＩＣチップの一端周辺に沿って、アドレ
ス信号印加パッドＰ−ムＳ及びＰ−ム６、データ信号取
出しパッドｐ −ｐｏｕｔ。
ムＲＹ４の友めのセンスアンプ” １ ％ ８ Ａ１．
６ム１及び１１Ａ４が夫々配されている。８ム１〜Ｂム
４に近接した位置ｌｃ＃ｉ、７ドレス信号ム４〜ムｌ・
のためのアドレスパラファムＤＢｓ−，及びムＤＢＩ
、が配されている。ムＤＢ、−ｓに近接してデータ出
力バッファＤＯＢが、またＡＤＢＩ 、に近接して１
Ｗ信号人カバツ７アＷｌ！−Ｂ、０Ｂ（Ｉ１号入カハツ
ファロＳ−Ｂ及びデータ人カバツフ了りよりが配置され
ている。更に、ＩＣチップの一端周辺に沿って、アドレ
ス信号印加パッドＰ−ムＳ及びＰ−ム６、データ信号取
出しパッドｐ −ｐｏｕｔ。
ＷＴ！Ａ信号印加パッドＰ−Ｗｌ、アース電位接続パッ
ドＰ−ＧｌｉＤ、０８信号印加パッドＰ−０８゜データ
信号入力パツドＰ−Ｄ１ｎ、アドレス信号印加パッドＰ
−Ａ、、Ｐ−ム邸及びＰ−人参が配されている。−万、
Ｍ−ムＲＹ、〜Ｍ−ムＲＹ４の他端側に接して、データ
線の几めＯ負荷回路ＤＬＯ，。
ドＰ−ＧｌｉＤ、０８信号印加パッドＰ−０８゜データ
信号入力パツドＰ−Ｄ１ｎ、アドレス信号印加パッドＰ
−Ａ、、Ｐ−ム邸及びＰ−人参が配されている。−万、
Ｍ−ムＲＹ、〜Ｍ−ムＲＹ４の他端側に接して、データ
線の几めＯ負荷回路ＤＬＯ，。
ＤＬＯ冨、ＤＩ、０３及びＤＬＯ４が配されている。こ
れらの負荷回路を構成するＭ工８Ｐ］ＷＩＣは、アドレ
ス信号表０ ””ＡＩ 、ム１寓、ムｌのためのアドレ
スバラファムＤＢＩ 、及びムＤＢｓ 、が左右に
隣接して設けられている。そして、このムＤＢｓｋＣ近
接して、工０チップの周辺に沿ってアドレス信号印加パ
ッドＰ−ム４、Ｐ−ム３、Ｐ−ム３、Ｐ−ム重及びＰ−
ム・、電源電圧ｖｏｏ供給パッドＰ−ＶＯＯ％ アドレ
ス信号印加パッドＰ−ム’１１％Ｐ−ム１１％ Ｆ−ム
■及びＰ−ム１・が配置されている。
れらの負荷回路を構成するＭ工８Ｐ］ＷＩＣは、アドレ
ス信号表０ ””ＡＩ 、ム１寓、ムｌのためのアドレ
スバラファムＤＢＩ 、及びムＤＢｓ 、が左右に
隣接して設けられている。そして、このムＤＢｓｋＣ近
接して、工０チップの周辺に沿ってアドレス信号印加パ
ッドＰ−ム４、Ｐ−ム３、Ｐ−ム３、Ｐ−ム重及びＰ−
ム・、電源電圧ｖｏｏ供給パッドＰ−ＶＯＯ％ アドレ
ス信号印加パッドＰ−ム’１１％Ｐ−ム１１％ Ｆ−ム
■及びＰ−ム１・が配置されている。
このＲムＭＩＯの各メモリアレイを構成するメモリセル
は、第２図及び第３図に示す如き構造を有している。
は、第２図及び第３図に示す如き構造を有している。
卸ち、高年―物濃度のＰ＋型シリコン基板１上に低不純
物１ｌＩＦｉＩＬＯ薄ｈＰ−型エピタキシャル層２が成
長せしめられ、このエピタキシャル層にメモリセル用の
各ＨチャネルＭ工８Ｐ］１ＴＱ１ 、Ｑｌ、Ｑａｓ ％
Ｑａ ｔ）”設けられテいル。ＭＩ８７ＩＴＱｈ’；
Ｌｍ ｕ記憶保持機能を有する駆動トランジスタで６っ
て、各ポリシリコンゲート電極Ｇ１、Ｇｌは麗工８ＦＩ
ＴＱ１％ｑ１の各を型ドレイン領域３．４に夫々ダイレ
クトコンタクト方式で接続式れている。ゲート電極ＧＩ
、Ｇｌは更に延長でれて不純物をドープしていない高
抵抗ポリシリコン部分（負荷抵抗Ｒ１ｓ Ｒｒ ）及
び低抵抗ポリシリコン配置ｔを介し、電圧ｖ０゜の電源
に接続されている。Ｍ工８ＦＭＴＱ３ ％ Ｑｓ Ｋ共
通のＮ＋屋ソース領域５はアルミニクＡｆＪｉＧ Ｍ
ＤＫよって１ｉＩ地式れて込る◇また、トランスばツシ
ョンゲートとｌｋ；ＥｓＭ Ｘ ８１ＦＭＴ Ｑａ 、
Ｑａ ｕ、ホリシリコンのワードｌ！Ｗ（共通ゲート電
極）と、Ｆ蔗ＴＱ１％ Ｑｓ と共通のＣ型ドレイン
領域４．３と、アルミニウムのデータＩＩＤ％ Ｄに接
続式れ友Ｈ＋型ソース領域６．７とによって夫々構成嘔
れている。
物１ｌＩＦｉＩＬＯ薄ｈＰ−型エピタキシャル層２が成
長せしめられ、このエピタキシャル層にメモリセル用の
各ＨチャネルＭ工８Ｐ］１ＴＱ１ 、Ｑｌ、Ｑａｓ ％
Ｑａ ｔ）”設けられテいル。ＭＩ８７ＩＴＱｈ’；
Ｌｍ ｕ記憶保持機能を有する駆動トランジスタで６っ
て、各ポリシリコンゲート電極Ｇ１、Ｇｌは麗工８ＦＩ
ＴＱ１％ｑ１の各を型ドレイン領域３．４に夫々ダイレ
クトコンタクト方式で接続式れている。ゲート電極ＧＩ
、Ｇｌは更に延長でれて不純物をドープしていない高
抵抗ポリシリコン部分（負荷抵抗Ｒ１ｓ Ｒｒ ）及
び低抵抗ポリシリコン配置ｔを介し、電圧ｖ０゜の電源
に接続されている。Ｍ工８ＦＭＴＱ３ ％ Ｑｓ Ｋ共
通のＮ＋屋ソース領域５はアルミニクＡｆＪｉＧ Ｍ
ＤＫよって１ｉＩ地式れて込る◇また、トランスばツシ
ョンゲートとｌｋ；ＥｓＭ Ｘ ８１ＦＭＴ Ｑａ 、
Ｑａ ｕ、ホリシリコンのワードｌ！Ｗ（共通ゲート電
極）と、Ｆ蔗ＴＱ１％ Ｑｓ と共通のＣ型ドレイン
領域４．３と、アルミニウムのデータＩＩＤ％ Ｄに接
続式れ友Ｈ＋型ソース領域６．７とによって夫々構成嘔
れている。
このメモリセルは第５図に等価的に示し友ように、ポリ
シリコン負荷抵抗Ｒ１、Ｒ雪が直列接続式したＭＩＳ型
駆動駆動トランジスタ、Ｑｍからなる一対のインバータ
回路を有し、これらのインバータ回路の人出力を交差結
合することによって情報の記憶手段としての７リツプフ
ロツプを構成している。また、各インバータ回路ＫＦｉ
、トランスミッションゲート用のＭ工８ＦＩＣＴＱ富、
Ｑｌが接続式れている。負荷抵抗Ｒ１、Ｒ＠の一方の端
子にはポリシリコン配！ｌｔを介して電圧Ｖ。０が印加
され、ｌｔＭＩ ８ＦＩｌｔＴＧＬｌ 、Ｑａ ｆ）各
ソース端子Ｆｉ接地されている。そして、第１のインバ
ータの出力は第２のインバータのＭより ＦＩＴｑ３の
ゲート端子に入カ場れ、ま次第シのインバータの出力は
第１のインバータのＭＩ８１ＦＩＩＴＱｘのゲート端子
に人カ嘔れている。第１のインバータの出刃はＭより’
ｌｌ’ＮＴＱａｔ介してデータ瑠りに１第２のインハ／
Ｏ出力ｔｊ Ｍ Ｘ Ｂ Ｆ Ｉ Ｔ Ｑ ４を介し
てデータ！ｌ１ＩＤＫ加えられる。つまり、トランスミ
ッションゲートｑ１％Ｑａはフリップフロップと相補デ
ータ線対Ｄ−Ｄ間Ｋ＞ける情報の伝達管制御するための
アドレス手段として用すられ、七の動作はワードｉｌＷ
［印加されるアドレス信号によってｗＩｌｌ嘔れる。
シリコン負荷抵抗Ｒ１、Ｒ雪が直列接続式したＭＩＳ型
駆動駆動トランジスタ、Ｑｍからなる一対のインバータ
回路を有し、これらのインバータ回路の人出力を交差結
合することによって情報の記憶手段としての７リツプフ
ロツプを構成している。また、各インバータ回路ＫＦｉ
、トランスミッションゲート用のＭ工８ＦＩＣＴＱ富、
Ｑｌが接続式れている。負荷抵抗Ｒ１、Ｒ＠の一方の端
子にはポリシリコン配！ｌｔを介して電圧Ｖ。０が印加
され、ｌｔＭＩ ８ＦＩｌｔＴＧＬｌ 、Ｑａ ｆ）各
ソース端子Ｆｉ接地されている。そして、第１のインバ
ータの出力は第２のインバータのＭより ＦＩＴｑ３の
ゲート端子に入カ場れ、ま次第シのインバータの出力は
第１のインバータのＭＩ８１ＦＩＩＴＱｘのゲート端子
に人カ嘔れている。第１のインバータの出刃はＭより’
ｌｌ’ＮＴＱａｔ介してデータ瑠りに１第２のインハ／
Ｏ出力ｔｊ Ｍ Ｘ Ｂ Ｆ Ｉ Ｔ Ｑ ４を介し
てデータ！ｌ１ＩＤＫ加えられる。つまり、トランスミ
ッションゲートｑ１％Ｑａはフリップフロップと相補デ
ータ線対Ｄ−Ｄ間Ｋ＞ける情報の伝達管制御するための
アドレス手段として用すられ、七の動作はワードｉｌＷ
［印加されるアドレス信号によってｗＩｌｌ嘔れる。
本実施ＩＩＫよるＲＡ緘工Ｏにおいて特徴的な構成は、
メモリアレイＭ−ムＲＹ１〜Ｍ−ムＲＹ４（第１図参照
）の各両１１部にエピタキシャル層２を上下に貫通する
高濃度Ｎ＋型拡散領域８．９が夫々形成され、かつこれ
らの拡散領域に連続して各メモリアレイの直下にのみＮ
”！ＩＩ！込み層１０が形成場れていること１：ＩｉＳ
る。この埋込み層１０はエピタキシャル層ｌＯはエピタ
キシャル層２と基板ｌとの関にあって、これらｔ互いに
分離する作用【なしていると共に％ ａｌＨＫよるキャ
リアに対して極めて重要な役割を果している。即ち、第
４図に要部を拡大図示したように、埋込み層１０に対し
アルミニウム電極１１からＮ 型領域８を介して正の電
源電圧Ｖ。０を印加する一方、エピタキシャル層２及び
基板ＩＫは負の電源電圧ｖＢＢを印加した状態で使用す
ることによって、α線１２が入射して特にエピタキシャ
ル層２中で電子−ホール対が発生した場合でも、電子は
埋込み層１０の正の電界に引′＃ゼられて埋込み層１０
にトラップ嘔れることになる。この結果、その電子はド
レイン領域４内へ拡散してゆかなくなり、ドレイン電位
は安定に保持嘔れるから、メモリセルの正常な記憶機能
を発輝できることになる。また、ホールの方は、負電位
のエピタキシャル層２及ヒ基板ｉｌｌへ集められる。
メモリアレイＭ−ムＲＹ１〜Ｍ−ムＲＹ４（第１図参照
）の各両１１部にエピタキシャル層２を上下に貫通する
高濃度Ｎ＋型拡散領域８．９が夫々形成され、かつこれ
らの拡散領域に連続して各メモリアレイの直下にのみＮ
”！ＩＩ！込み層１０が形成場れていること１：ＩｉＳ
る。この埋込み層１０はエピタキシャル層ｌＯはエピタ
キシャル層２と基板ｌとの関にあって、これらｔ互いに
分離する作用【なしていると共に％ ａｌＨＫよるキャ
リアに対して極めて重要な役割を果している。即ち、第
４図に要部を拡大図示したように、埋込み層１０に対し
アルミニウム電極１１からＮ 型領域８を介して正の電
源電圧Ｖ。０を印加する一方、エピタキシャル層２及び
基板ＩＫは負の電源電圧ｖＢＢを印加した状態で使用す
ることによって、α線１２が入射して特にエピタキシャ
ル層２中で電子−ホール対が発生した場合でも、電子は
埋込み層１０の正の電界に引′＃ゼられて埋込み層１０
にトラップ嘔れることになる。この結果、その電子はド
レイン領域４内へ拡散してゆかなくなり、ドレイン電位
は安定に保持嘔れるから、メモリセルの正常な記憶機能
を発輝できることになる。また、ホールの方は、負電位
のエピタキシャル層２及ヒ基板ｉｌｌへ集められる。
このように、ａ耐によるキャリアを埋込み層ｌＯＫ効果
的にトラップできる仁とによって、メモリセルの耐ａ耐
強度を確実に向上嘔ぜることができることＫなる。また
、この耐ａ耐強度は、Ｐ型ウェルにＮチャネルＭＸ８Ｐ
ＢｉＴｔ−設けてウェル−基板間の電位差で電子を基板
側へトラップできる０Ｍ０ＩＩＩ型メモリセルと同勢に
なることが期待され、０Ｍ０ａ型メモリより耐α線強度
が劣ると考えられるＭＩＳ型メ子メモリきな福音をも几
ら丁ことができる。
的にトラップできる仁とによって、メモリセルの耐ａ耐
強度を確実に向上嘔ぜることができることＫなる。また
、この耐ａ耐強度は、Ｐ型ウェルにＮチャネルＭＸ８Ｐ
ＢｉＴｔ−設けてウェル−基板間の電位差で電子を基板
側へトラップできる０Ｍ０ＩＩＩ型メモリセルと同勢に
なることが期待され、０Ｍ０ａ型メモリより耐α線強度
が劣ると考えられるＭＩＳ型メ子メモリきな福音をも几
ら丁ことができる。
また、Ｐ−型エピタキシャル層２の存在によって、Ｍ工
８７１ＴのＮ 型能動領域のな丁ＰＮ接合の接合容量を
適度に小さくできる◎しかも、周辺回路素子部には上記
の埋込み層１０ｔ−形成していない（第３図参照）こと
も重要でめる。つまり、例えばロウデコーダＲ−ＤＯＲ
′ｔ−構成するＭ工５ＦＩＴＴ：ｌ、においては上記の
埋込み層１０が存在していないので、ソース又はドレイ
ン領域となるＮ＋盤拡散領域１３．１４の一方（ドレイ
ン領域）に異常電圧が加わつ友とき、ドレイン領域から
アバランシェ効釆によって電流よりＢか流れてもこのよ
りＢ／ｆｉウェハの縦方向（深場方向）Ｋ流れることに
なる。このため、よりＢＫよる電源電圧ＶＢＢの上昇分
（チャネル下）を最小に抑えることができ、ドレイン電
位の低下を抑えて七の耐圧を充分に保持できる。ＣｔＬ
Ｋ反して、デコーダ部にも上記の埋込み層ｌＯが存在し
ている場合には、上記のｔｉよりＢはエピタキシャル層
２會逼して横方向にしか流れないので、■ＢＢによる電
圧降下分が大きくなり、これによってドレイン電位が増
々低下してついＫは破壊に至るという現象が生じる恐れ
がめる。なお、この現象は、電流量の少ないメモリセル
では生じ姥＜、周辺回路素子部では生じ易いが、本実施
例の構造によって周辺回路素子部でのよりＨによる電圧
ｖＢＢの上昇は効果的に防がれている。また、上記の如
くに周辺回路部を構成し几場合、周辺回路部自体が負荷
容量が大さくしかも電流供給能力が大でるるために、そ
の耐α−強度は大きく、メモリセルＶこおけるようなＷ
込み層ｌＯは不要で必る。
８７１ＴのＮ 型能動領域のな丁ＰＮ接合の接合容量を
適度に小さくできる◎しかも、周辺回路素子部には上記
の埋込み層１０ｔ−形成していない（第３図参照）こと
も重要でめる。つまり、例えばロウデコーダＲ−ＤＯＲ
′ｔ−構成するＭ工５ＦＩＴＴ：ｌ、においては上記の
埋込み層１０が存在していないので、ソース又はドレイ
ン領域となるＮ＋盤拡散領域１３．１４の一方（ドレイ
ン領域）に異常電圧が加わつ友とき、ドレイン領域から
アバランシェ効釆によって電流よりＢか流れてもこのよ
りＢ／ｆｉウェハの縦方向（深場方向）Ｋ流れることに
なる。このため、よりＢＫよる電源電圧ＶＢＢの上昇分
（チャネル下）を最小に抑えることができ、ドレイン電
位の低下を抑えて七の耐圧を充分に保持できる。ＣｔＬ
Ｋ反して、デコーダ部にも上記の埋込み層ｌＯが存在し
ている場合には、上記のｔｉよりＢはエピタキシャル層
２會逼して横方向にしか流れないので、■ＢＢによる電
圧降下分が大きくなり、これによってドレイン電位が増
々低下してついＫは破壊に至るという現象が生じる恐れ
がめる。なお、この現象は、電流量の少ないメモリセル
では生じ姥＜、周辺回路素子部では生じ易いが、本実施
例の構造によって周辺回路素子部でのよりＨによる電圧
ｖＢＢの上昇は効果的に防がれている。また、上記の如
くに周辺回路部を構成し几場合、周辺回路部自体が負荷
容量が大さくしかも電流供給能力が大でるるために、そ
の耐α−強度は大きく、メモリセルＶこおけるようなＷ
込み層ｌＯは不要で必る。
次に、第３図に示した構造の製造方法全第６図について
駅間する。
駅間する。
まず第６Ａ図のように、Ｐ 型シリコン基板ｌの一生面
に、０ＶＤ（化学的気相成長法）で５ｉ０３からなるマ
スク１５ｉ形成し、これｔこ公知のフォトエツチングを
施して上記埋込み層ｌＯに相当する部分を除去し、ここ
から砒素又はリンを熱拡散ぜしめてＮ＋型拡散領域１６
１に形成する。
に、０ＶＤ（化学的気相成長法）で５ｉ０３からなるマ
スク１５ｉ形成し、これｔこ公知のフォトエツチングを
施して上記埋込み層ｌＯに相当する部分を除去し、ここ
から砒素又はリンを熱拡散ぜしめてＮ＋型拡散領域１６
１に形成する。
次いでマスク１５ｔ−エツチングで除去した後、第６Ｂ
図のように、全面にＯＶＤによって単結晶シリコン層２
′にエピタキシャル成長させる。このとき、上記Ｍ 型
拡散領域１６中の不純物が後拡散されて、エピタキシャ
ル層２と基板ｌとの間にＮ＋型埋込み層ｌＯが形成され
る。
図のように、全面にＯＶＤによって単結晶シリコン層２
′にエピタキシャル成長させる。このとき、上記Ｍ 型
拡散領域１６中の不純物が後拡散されて、エピタキシャ
ル層２と基板ｌとの間にＮ＋型埋込み層ｌＯが形成され
る。
次いで第６Ｃ図のように、窒化シリコン膜１７をマスク
とする公知の選択酸化技術によって、素子分離用のフィ
ールド８１０ｎ膜１８ｔ−成長嘔ぜる。
とする公知の選択酸化技術によって、素子分離用のフィ
ールド８１０ｎ膜１８ｔ−成長嘔ぜる。
次いでマスク１７及び下地の５１ｏ１膜１９ｉ夫々エツ
チングで除去した後、第６Ｄ図のように１酸化性雰囲気
中での熱酸化によってゲート酸化膜２０を成長式ぜ、７
オトレジス） ２１ を所定パターンに豪ぜてゲート酸
化！ｓ２０の一部をエツチングする。
チングで除去した後、第６Ｄ図のように１酸化性雰囲気
中での熱酸化によってゲート酸化膜２０を成長式ぜ、７
オトレジス） ２１ を所定パターンに豪ぜてゲート酸
化！ｓ２０の一部をエツチングする。
次いで第６ｚ図のように、ゲート酸化膜２０の上記除去
部分から砒素又はリンを熱拡散名ぜ、メモリアレイ領域
の両側部においてエピタキシャル層２？ｒ上下に貫通し
て埋込み層ｌＯＫ達するＮ＋型拡散領域８．９を夫々形
成する。この際、図示省略はしたが、メモリアレイ領域
上及び周辺回路領域上を適当なマスク（例えばフォトレ
ジスト）で被株しておいてもよいし、或いは拡散領域８
．９の形成後に−Ｈゲート酸化膜を除去した後に新たな
ゲート酸化膜を形成し直してもよい。
部分から砒素又はリンを熱拡散名ぜ、メモリアレイ領域
の両側部においてエピタキシャル層２？ｒ上下に貫通し
て埋込み層ｌＯＫ達するＮ＋型拡散領域８．９を夫々形
成する。この際、図示省略はしたが、メモリアレイ領域
上及び周辺回路領域上を適当なマスク（例えばフォトレ
ジスト）で被株しておいてもよいし、或いは拡散領域８
．９の形成後に−Ｈゲート酸化膜を除去した後に新たな
ゲート酸化膜を形成し直してもよい。
次いで第６Ｆ図のように、ＧＶＤで全面にポリシリコン
ｋｇ長させて公知のリン処理を施してかう、公知のフォ
トエツチングでパターンニンクシてゲート篇、極又は配
線となる各ポリシリコン膜Ｇｔ、Ｇｔ、Ｇｉ、２２を夫
々形成する。
ｋｇ長させて公知のリン処理を施してかう、公知のフォ
トエツチングでパターンニンクシてゲート篇、極又は配
線となる各ポリシリコン膜Ｇｔ、Ｇｔ、Ｇｉ、２２を夫
々形成する。
次いで第６Ｇ図のように、各ポリシリコン膜の表面を熱
酸化して薄い８１０．膜２３を形成し、しかる後に上述
の負荷抵抗Ｒ，，Ｒ，の領域をフォトレジストで仮櫟し
た後、砒素又はリンのイオンビーム２４を全面に照射す
る。これによって、各ポリシリコン膜及びフィールドＳ
ｉＯｔｇｋマスクとしてケート酸化ｆｉ１２０’ｋＪし
てエピタキシャル層２にイオン打込み全行ない、ソース
又はドレイン領域としてのＮ 型領域３．４．５．１３
．１４を夫々形成する。
酸化して薄い８１０．膜２３を形成し、しかる後に上述
の負荷抵抗Ｒ，，Ｒ，の領域をフォトレジストで仮櫟し
た後、砒素又はリンのイオンビーム２４を全面に照射す
る。これによって、各ポリシリコン膜及びフィールドＳ
ｉＯｔｇｋマスクとしてケート酸化ｆｉ１２０’ｋＪし
てエピタキシャル層２にイオン打込み全行ない、ソース
又はドレイン領域としてのＮ 型領域３．４．５．１３
．１４を夫々形成する。
次いで第６Ｈ図のように、Ｃ’ＶＤで全面にリンシリケ
ートガラス膜２５を析出爆ぜ几後、公知のフォトエツチ
ングでガラス膜２５及び下地の日１０ｍｍｋ順次エツチ
ングし、各コンタクトホール２６を形成する。そして、
全面にアルミニウムを例えば真空蒸着技術で被Ｎぜしめ
、公知のフォトエツチングでパターンニングして、第３
図に示し几アルｉニウム配置１１１、ＧＮＤｔ−形成す
る。図示省略したが、更にファイナルパッシベーション
膜等を施してスタティックＲＡＭ工０を完成嘔ぜる。
ートガラス膜２５を析出爆ぜ几後、公知のフォトエツチ
ングでガラス膜２５及び下地の日１０ｍｍｋ順次エツチ
ングし、各コンタクトホール２６を形成する。そして、
全面にアルミニウムを例えば真空蒸着技術で被Ｎぜしめ
、公知のフォトエツチングでパターンニングして、第３
図に示し几アルｉニウム配置１１１、ＧＮＤｔ−形成す
る。図示省略したが、更にファイナルパッシベーション
膜等を施してスタティックＲＡＭ工０を完成嘔ぜる。
以上・本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて史に変形が可能である。
術的思想に基いて史に変形が可能である。
例えば、上述の埋込み層１０はＩＣ全域に形成してよい
し、上記の如くに必要な箇所のみく形成してもよい。ま
几、上述の各半導体領域の導電型を逆導電型に変換して
よい。上述のメモリセルの構造は種々変吏することがで
きる。な訃、本発明はダイナミックＲＡＭ（１トランジ
スタ方式も含む）等にも適用可能でるる。
し、上記の如くに必要な箇所のみく形成してもよい。ま
几、上述の各半導体領域の導電型を逆導電型に変換して
よい。上述のメモリセルの構造は種々変吏することがで
きる。な訃、本発明はダイナミックＲＡＭ（１トランジ
スタ方式も含む）等にも適用可能でるる。
図面は本発明の実施例を示すものでおって、第１図はス
タティックＲＡＭのレイアウトを概略的に示す平面図、
第２図はそのメモリアレイ部の要部を示す拡大平面図、
第３図は第２図のＸ−Ｘ１ｉｊに沿う断面図、第４図は
ａ！ｌ入射時の状況を説明するだめの第３図の要部拡大
断面図、第５図はメモリセルの等価回路図、第６Ａ図〜
第６Ｈ図は第３図の構造の製造方法全工程順に示す各断
面図でめるっ なお、図面に用いられている符号において、８及び９は
Ｎ 型拡散領域、１０はＮ 型埋込み層１２はα−１２
２ｒｉポリシリコン配線、Ｑ、＋及びＱＩは駆動用ＭＩ
日ｙｇ’ｒ、Ｑｓ及びＱ４Ｆｉトランスミッションゲー
ト用閂工８ＩＰＫＴ、Ｑ、Ｈロウデコーダ用Ｍ工８１Ｆ
ＥＴ％Ｒ，及びＲｍ＃−１ｔポリシリコン負荷抵抗、Ｄ
及びＤはアルミニウムのデータ鮒、ＧＮＤＦｉアルミニ
ウムの接地巌、ｗ＃ｉポリシリコンのワード線でおる。 ３０５
タティックＲＡＭのレイアウトを概略的に示す平面図、
第２図はそのメモリアレイ部の要部を示す拡大平面図、
第３図は第２図のＸ−Ｘ１ｉｊに沿う断面図、第４図は
ａ！ｌ入射時の状況を説明するだめの第３図の要部拡大
断面図、第５図はメモリセルの等価回路図、第６Ａ図〜
第６Ｈ図は第３図の構造の製造方法全工程順に示す各断
面図でめるっ なお、図面に用いられている符号において、８及び９は
Ｎ 型拡散領域、１０はＮ 型埋込み層１２はα−１２
２ｒｉポリシリコン配線、Ｑ、＋及びＱＩは駆動用ＭＩ
日ｙｇ’ｒ、Ｑｓ及びＱ４Ｆｉトランスミッションゲー
ト用閂工８ＩＰＫＴ、Ｑ、Ｈロウデコーダ用Ｍ工８１Ｆ
ＥＴ％Ｒ，及びＲｍ＃−１ｔポリシリコン負荷抵抗、Ｄ
及びＤはアルミニウムのデータ鮒、ＧＮＤＦｉアルミニ
ウムの接地巌、ｗ＃ｉポリシリコンのワード線でおる。 ３０５
Claims (1)
- １、高不純物濃度で第１導電型の半導体基体上に低不純
物濃度で第１導電蓋の半導体層が形成式れ・この半導体
層に記憶素子部と周辺回路素子部とが設けられている半
導体記憶装置におりて、少なくとも前記記憶素子部下に
て前記半導体基体と前記半導体層との関に高不純物濃度
で第２導電型の埋込み層が形成され、この埋込み層には
前記半導体基体及び前記半導体層とは逆極性の電圧を印
加するように構成式れたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104462A JPS587860A (ja) | 1981-07-06 | 1981-07-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104462A JPS587860A (ja) | 1981-07-06 | 1981-07-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587860A true JPS587860A (ja) | 1983-01-17 |
Family
ID=14381249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104462A Pending JPS587860A (ja) | 1981-07-06 | 1981-07-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587860A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271265A (ja) * | 1985-09-25 | 1987-04-01 | Hitachi Ltd | 記憶装置 |
| JPS634672A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体装置 |
| JPH02113572A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | 半導体記憶回路装置 |
| JPH03232272A (ja) * | 1990-02-07 | 1991-10-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0509565A2 (en) * | 1987-07-10 | 1992-10-21 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
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| JPH0817208B2 (ja) * | 1987-09-14 | 1996-02-21 | モトローラ・インコーポレーテツド | 集積回路用トレンチセル |
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| US6414368B1 (en) * | 1982-11-26 | 2002-07-02 | Stmicroelectronics Limited | Microcomputer with high density RAM on single chip |
| US6740958B2 (en) | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
Citations (4)
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|---|---|---|---|---|
| JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
| JPS55146961A (en) * | 1979-05-02 | 1980-11-15 | Hitachi Ltd | Semiconductor memory device |
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
-
1981
- 1981-07-06 JP JP56104462A patent/JPS587860A/ja active Pending
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| JPH03232272A (ja) * | 1990-02-07 | 1991-10-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
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