JP3165489B2 - 持久メモリアレイに対するバイアス回路 - Google Patents
持久メモリアレイに対するバイアス回路Info
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Description
能な読取専用メモリ(EPROM)アレイを含む、集積
回路持久メモリアレイおよびそのようなアレイの列線を
バイアスする回路に関する。
の電圧を所望レベルに保持する回路に関する。
び方法を適用しうる集積回路の1例である。EPROM
アレイは、行および列をなして配列されたフローティン
グゲート・メモリセルを含む。プログラムされたメモリ
セルのフローティングゲートは電子によって充電され、
それらの電子は、制御ゲートに対して選択された行線選
択電圧が印加された時には、充電されたフローティング
ゲート下のソース−ドレイン路を非導通にする。この非
導通状態は「0」ビットとして読取られる。プログラム
されていないセルのフローティングゲートの荷電は中性
であり、制御ゲートに対して同じ選択された行線選択電
圧が印加された時には、プログラムされていないフロー
ティングゲート下のソース−ドレイン路は導通状態にな
る。この導通状態は、「1」ビットとして読取られる。
は、数千のセルを含みうる。1列内のそれぞれのセルの
ソースは、仮想接地線(ソース列線)に接続されてい
る。1列内のそれぞれのセルのドレインは、別個のビッ
ト線に接続されている。1行内のそれぞれのセルの制御
ゲートは、ワード線に接続されている。
なプログラミング電圧が、選択された制御ゲートワード
線および選択されたドレイン列線へ印加されることによ
って、選択されたチャネル領域内に高電流状態を作り出
し、チャネル酸化物を通してチャネル・ホットエレクト
ロンおよび/またはなだれ降伏電子をフローティングゲ
ートへ注入する。
アス回路は、ドレイン列線およびソース列線(後者は仮
想接地線とも呼ばれる)の双方をバイアスすることを含
め、メモリアレイ全体をバイアスした。この形式のバイ
アスは、米国特許第4,722,075号に記載されて
いる。この特許に記載されているバイアス構造の利点
は、全ての列線が抵抗によって共通ノードに接続される
ことによって、全ての(選択された、また選択されな
い)列線が放電または充電路を有し、いずれの列線も浮
動状態にありえないことである。仮想接地アレイの特許
(米国特許第4,281,397号)においては、ある
ソース列線はダイオードを経て充電される。すなわち、
読取られているメモリセルに最も近い選択されていない
ソース列線は、ダイオードとしての配置を有するNチャ
ネル電界効果トランジスタによって充電される。このダ
イオード接続されたトランジスタは、ソース列線に対す
る放電路は与えない。放電路は、電源電圧変化に対する
応答のために、またはアレイ端子へ印加された意図され
たより高い電位への寄生漏洩路に対する応答のために、
必要である。
と、仮想接地メモリアレイが高速度動作を必要とし、か
つ/または、高キャパシタンスのソース列線を有すると
いう、困難な問題が発生する。このような仮想接地メモ
リアレイ内の導通メモリセルの読取りの時に、もし同じ
ドレイン列線および同じワード線を共有するメモリセル
のソース列線が、正確な読取りに必要とされるドレイン
列線電圧レベルよりも高い電圧レベルにあれば、読取ら
れているセルはまた、その高電圧レベルのソース列線の
放電をも必要とする。この放電の必要性が加わると、選
択された導通メモリセルの読取りに要するアクセス時間
がおそくなる。
れているバイアス構造は、カスコード回路を有するセン
ス増幅器と共用するのが困難である。カスコード形セン
ス増幅器を用いる時は、ドレイン列線上にカスコード装
置によって整定されるバイアスは、ソース列線上のバイ
アスに一致しなくてはならない。もし、そのバイアスが
一致しなければ、電圧差によって生じる電流が読取り能
力を劣化させる。さらに、米国特許第4,722,07
5号に開示されているバイアス構造が、もしセグメント
形アーキテクチャ内において用いられれば、バイアス装
置はセグメント毎に繰返されなくてはならない。
るように、高速度セグメント形仮想接地メモリアレイの
ドレイン列線およびソース列線の双方上のバイアス電圧
を制御しうる回路および方法が必要である。
セスは、メモリアレイのドレイン列線およびソース列線
上のバイアス電圧の制御を、それぞれの該列線に対して
継続的放電路を与えることによって行なう。さらに、こ
の回路は、選択されたドレイン列線上の電圧と、その選
択されたドレイン列線を共有する選択されていないソー
ス列線上の電圧との間の、小さい差を許容する。継続的
放電の機構は十分に大きい抵抗を有するので、それは非
導通状態にあるセルの読取りに妨害を与えることはな
い。さらに、小電流放電は、カスコード形センス増幅器
と共用された時、電源電圧の広い高周波変動下におい
て、効果的な休止状態を保持する。
アレイの選択されたセルを読取るために用いられるもの
であり、そのアレイ内においては、それぞれのセルは、
ドレイン列線と、ソース列線と、ワード線とに結合して
おり、また選択されたセルは、選択されたドレイン列線
と、選択されたソース列線と、選択されたワード線とに
結合している。この回路は、共通ノードと、該共通ノー
ドとそれぞれのソース列線およびドレイン列線との間に
結合した抵抗手段と、それぞれのドレイン列線に結合し
ており、読取りサイクル中に、電源電圧より低いあらか
じめ選択された第1バイアス電圧を選択された前記ドレ
イン列線へ伝達するドレイン選択手段と、それぞれの前
記ソース列線に結合しており、前記読取りサイクル中
に、あらかじめ選択された第2バイアス電圧を、選択さ
れたドレイン列線および選択されたワード線を共有する
セルに結合している選択されていない1つのソース列線
へ伝達するソース選択手段と、前記読取りサイクル中
に、前記選択されていない1つのソース列線以外のソー
ス列線を基準電位に接続する基準選択手段と、を含む。
ぞれ少なくとも3つのトランジスタを含み、また、メモ
リアレイのドレイン列線およびソース列線のそれぞれに
結合している出力を有する。そのそれぞれにおいて、第
1導電形の第1トランジスタは、中間端子と基準電位と
の間に接続されたソース−ドレイン路と、出力に接続さ
れたゲートとを有する。第2トランジスタは、電源電圧
と中間端子との間に接続されたソース−ドレイン路と、
バイアス信号電圧に接続されたゲートとを有する。第3
トランジスタは、負荷または電源電圧と出力との間に接
続されたソース−ドレイン路と、中間端子に接続された
ゲートと、を有する。
積回路の設計例が示されている。寸法の比率は実際の製
品のものとなっていないこの設計には、欠陥のあるセル
を有する行および列の代わりに用いられる冗長行および
列を含む16個の512×512サブアレイが示されて
いる。周辺回路は、ワード線デコーダと、列デコーダ
と、仮想接地デコーダと、ワード線ドライバと、列/セ
グメント通過ゲートと、を含み、これらの全ては、プリ
デコーダおよびプログラム径路を経て送られるアドレス
入力に応答して、読取りおよびプログラミング電圧を、
諸セルの行および列に接続する機能を行なう。データ
は、メモリアレイ内へ、プログラミング動作中に書込ま
れる。読取り動作中には、メモリアレイからのデータ
は、センス増幅器を経て出力へ送られる。
リチップの一部であるメモリセルアレイの例が示されて
いる。それぞれのセルは、ソース11と、ドレイン12
と、フローティングゲート13と、制御ゲート14と、
を有するフローティングゲート・トランジスタ10であ
る。セル10のある行内のそれぞれの制御ゲート14
は、ワード線15(または行線15)に接続され、また
それぞれのワード線15はワード線回路16に接続され
ており、ワード線回路16は、ワード線デコーダと、ド
ライバと、関連回路と、を含む。セル10のある列内の
それぞれのソース11は、(仮想接地線でありうる)ソ
ース列線17に接続され、またそれぞれのソース列線1
7は列回路18に接続されており、列回路18は、列/
セグメントデコーダと、仮想接地デコーダと、列/セグ
メント通過ゲートと、を含む。セル10のある列内のそ
れぞれのドレイン12は、ドレイン列線19に接続さ
れ、またそれぞれのドレイン列線19は列回路18に接
続されている。
は、ワード線回路16は、線20r上のワード線アドレ
ス信号および読取り/書込み制御回路21(またはマイ
クロプロセッサ21)からの信号に応答して、あらかじ
め選択された第1プログラミング電圧Vpp(約+12.
5V)を、選択された制御ゲート導体14を含む選択さ
れたワード線15上に印加する動作を行なう。列回路1
8もまた、第2プログラミング電圧Vrw(Vppがインピ
ーダンスにより約+5ないし+10Vまで低下せしめら
れたもの)を、選択されたソース列線17上、従って、
選択されたセル10のソース領域11上に印加する動作
を行なう。選択されたドレイン列線19は、基準電位V
ssに接続される。選択されないソース列線17および選
択されないドレイン列線19は浮動状態にある。これら
のプログラミング電圧は、選択されたメモリセル10の
チャネル内に(ドレイン12からソース11への)高電
流状態を作り、その結果、ドレインチャネル接合付近の
チャネルホットエレクトロンおよびなだれ降伏電子が発
生し、チャネル酸化物を通して選択されたセル10のフ
ローティングゲート13へ注入される。プログラミング
時間は、フローティングゲート13をチャネル領域に対
して約−2Vないし−6Vの負のプログラム電荷によっ
てプログラムするのに十分な長さに選択される。注入さ
れた電子および負電圧は、選択されたセル10のフロー
ティングゲート13下のソース−ドレイン路を非導通状
態にし、この状態は「0」ビットとして読取られる。選
択されなかったセル10のフローティングゲート13下
のソース−ドレイン路は導通状態に保持され、これらの
セル10は「1」ビットとして読取られる。
行なわれうる。
6は、線20r上のワード線アドレス信号および読取り
/書込み制御回路21からの信号に応答して、あらかじ
め選択された正電圧Vcc(約+3から+5V)を選択さ
れたワード線15(および選択された制御ゲート14)
に印加し、また低電圧(接地またはVss)を選択されな
かつたワード線15に印加する動作を行なう。列回路1
8は、線20d上の列アドレス信号に応答して、センス
増幅器をしてあらかじめ選択された正電圧Vse n (約+
1から+1.5V)を選択されたドレイン列線19に印
加せしめる動作を行なう。列回路18はまた、読取られ
つつあるセル10に接続されている同じドレイン列線を
共有するソース列線17以外の、全てのソース列線17
を接地(またはVss)に接続する動作も行なう。前者の
ソース列線17は、選択されたドレイン列線と同じ電圧
レベルへ駆動される。選択されたドレイン列線19と、
選択されたワード線15とに接続されているセル10の
導通または非導通状態は、データ出力端子に接続された
センス増幅器によって検出される。
1領域と、ドレイン12領域とは、さまざまな動作モー
ドにおいて交換されうる。上述の読取りの例において、
ソース11とドレイン12とに印加された電圧は、交換
可能である。従って、ここで用いられた用語「ソース」
と「ドレイン」とは交換可能である。
モリセル10と直列に接続された、多くの従来技術のセ
ンス増幅器のバイアス部分内に用いられているようなカ
スコード装置を示しており、これらの3素子は、電源電
圧Vccと基準電位Vssとの間に直列に接続されている。
カスコード装置のゲートには、基準バイアス電位RBが
接続されている。メモリセル10のソース−ドレイン路
に加わる電圧の上限は、基準バイアス電位RBからカス
コード装置の電圧スレッショルドVt を減じたものに等
しい。
と、該共通ノードNとそれぞれのソース列線17および
ドレイン列線19との間に結合したトランジスタT12
のような抵抗手段と、それぞれのドレイン列線19に結
合しており、読取りサイクル中に、電源電圧Vccより低
いあらかじめ選択された第1バイアス電圧を選択された
ドレイン列線19へ伝達するトランジスタT15のよう
なドレイン選択手段と、それぞれのソース列線17に結
合しており、読取りサイクル中に、あらかじめ選択され
た第2バイアス電圧を、選択されたドレイン列線19お
よび選択されたワード線15を共有するセル10に結合
している選択されていない1つのソース列線17へ伝達
するトランジスタT14のようなソース選択手段と、読
取りサイクル中に、前記選択されていない1つのソース
列線17以外のソース列線17を基準電位Vssに接続す
るトランジスタT13のような基準選択手段と、を含
む。
されている図4を再び参照すると、トランジスタT12
は、全ての列線17および19に対して継続的放電路を
与える。それぞれのトランジスタT12は、共通ノード
Nと列線17または19との間に接続されている。ブリ
ードと表示されている端子において、トランジスタT1
2のゲートに印加される電圧は、トランジスタT12を
通る電流を小さい値に制限する電圧に整定される。ブリ
ード端子における電圧は、電流ミラー回路から、または
その目的のための周知の他回路によって、得られる。ノ
ードNは、基準電位Vssに接続されていないことに注意
すべきである。読取り動作電圧は、放電電流が選択され
たソース列線17を経て、また選択されていないソース
列線17を経て、基準電位Vss源へ流れるように選択さ
れ、これらのソース列線17は、読取られているドレイ
ン列線19である共通ドレイン列線19を共有しない場
合は、接地へ駆動される。ほとんど全てのソース列線1
7が接地されるので、放電路は保証される。
は、選択されたドレイン列線19は、適切な信号Y0−
YNおよびZBLに応答して、ドレイン列選択トランジ
スタT15および部分アレイ選択トランジスタT17を
経てセンス増幅器バイアス回路によりバイアスされる。
選択されたドレイン列線19を共有し、かつまた同じワ
ード線15に接続されている選択されていないセル10
に接続されたソース列線17のみが、適切な信号VG0
−VGN(信号VG0−VGNの補数)およびZVGに
応答して、ソース列選択トランジスタT14および部分
アレイ選択トランジスタT16を経てソース列ドライバ
回路によりバイアスされる。他の全ての選択されなかっ
たソース列線17は、適切な信号VG0−VGNに応答
して、トランジスタT13により基準電位Vssへ駆動さ
れる。全ての選択されなかったドレイン列線19は、基
準電位Vssへの接続が放電トランジスタT12を経て供
給を受ける程度のことを除外すれば、浮動状態にある。
リアレイのドレイン列線19に接続された出力OUT1
を有する。第1導電形の第1N形トランジスタT6は、
中間端子INT1と基準電位Vssとの間に接続されたソ
ース−ドレイン路を有し、また出力OUT1に接続され
たゲートを有する。第2N形トランジスタT4は、電源
電圧Vccと中間端子INT1との間に接続されたソース
−ドレイン路と、バイアス信号電圧VccSAに接続され
たゲートとを有する。第3N形トランジスタT2は、セ
ンス増幅器負荷抵抗/トランジスタT11と出力OUT
1との間の接続されたソース−ドレイン路と、中間端子
INT1に接続されたゲートとを有する。
レイのソース列線17に結合した出力OUT2を有す
る。第1N形トランジスタT5は、中間端子INT2と
基準電位Vssとの間に接続されたソース−ドレインと、
出力OUT2に接続されたゲートとを有する。第2N形
トランジスタT3は、電源電圧Vccと中間端子INT2
との間に接続されたソース−ドレイン路と、バイアス信
号電圧VccSAに接続されたゲートとを有する。第3N
形トランジスタT1は、電源電圧Vccと出力OUT2と
の間に接続されたソース−ドレイン路と、中間端子IN
T2に接続されたゲートとを有する。
スされた選択されていないソース列線17に対する第1
および第2バイアス電圧レベルは、トランジスタT2お
よびT1を経て供給される。これらのバイアスレベル
は、Nチャネル電界効果トランジスタ対T4,T6およ
びT3,T5によって決定される。Nチャネル対T3,
T5およびT4,T6は、バイアスされるソース列線1
7および選択されたドレイン列線19に対するバイアス
レベルを、トランジスタT5およびT6のNチャネル電
圧スレッショルドVt の値に近い電圧に整定する低利得
インバータを形成する。スイッチングトランジスタT
7,T9,T8,T10,およびT18は、センス増幅
器使用禁止端子における信号に応答して、ソース列ドラ
イバ回路およびセンス増幅器バイアス回路を使用禁止す
る手段である。トランジスタT1,T3,およびT5
は、対応するトランジスタT2,T3,およびT6と型
および大きさが一致している。これらは、一致している
ことによって、バイアスされたソース列線17を、バイ
アスされた選択されたドレイン列線19にできるだけ近
く保持する。
対してバイアス電圧を供給するほかに、信号VccSAと
組合わされてVcc雑音フィルタとしても作用する。トラ
ンジスタT3およびT14は飽和状態で接続されたNチ
ャネル装置であるので、それらのドレイン−ソース電流
は、(Vgate−Vsource−Vt )<(Vdrain −Vso
urce)である限り、それぞれのトランジスタの対応する
ゲート−ソース電圧の関数となる。フィルタ作用は、V
ccSAが、高キャパシタンスによって基準電位V ssに結
合せしめられ、また抵抗のみによって電源電圧Vccに結
合せしめられていることによって生じる。
タ回路が示されている。抵抗/トランジスタT20とキ
ャパシタC1との組合せは、約20マイクロ秒の時定数
を有するように選択されているので、VccSAは、1M
Hzより低い周波数において生じる電源電圧の変動によ
って(実効的に)値を変えることはない。従って、こう
でない場合に予想されるよりも雑音は遙かに低くなる。
長い時定数は、また、トランジスタT12が、アレイの
列線17および19を、主としてトランジスタT1およ
びT2によって決定されるバイアスレベルに連続的に保
持することを保証するように選択されるか、または、あ
る小さい電流がトランジスタT1およびT2を通って常
に流れるように選択される。
4,T6に対する共通ノードにおける電圧がVccと共に
変動しなければ、アレイのバイアス電圧も変動しないこ
とは明らかである。
いては、ブリード端子は低電力状態の間低電圧へ駆動さ
れ、それによって、ソースを接地電位のVssから遮断す
る。放電状態は、全ての導通セルに接続されたワード線
の電圧を上げ、次にアレイの共通部分内の任意の1アレ
イノードを接地することによって、継続される。しか
し、ブリード端子は一般に高インピーダンスを有し、速
やかに低電圧へ駆動されえないことに注意すべきであ
る。
イに対して適用可能であり、ここに説明したセンス増幅
器/フィルタの組合せは多くの異なった形式のセンス増
幅器に対して適用可能である。
説明してきたが、この説明は限定的な意味のものと解釈
すべきではない。この説明を参照すれば、上述の実施例
のさまざまな改変および本発明の他の実施例がありうる
ことは、本技術分野に習熟した者にとっては明らかなは
ずである。添付された特許請求の範囲は、本発明の範囲
内に属する、いかなるそのような改変または実施例をも
含むように考慮されている。
る。 (1)半導体メモリセルのアレイの選択されたセルを読
取る回路において、それぞれの該セルはドレイン列線
と、ソース列線と、ワード線とに結合しており、前記選
択されたセルは選択されたドレイン列線と、選択された
ソース列線と、選択されたワード線とに結合しており、
前記回路が、共通ノードと、それぞれの前記ソース列線
と該共通ノードとの間、およびそれぞれの前記ドレイン
列線と該共通ノードとの間に結合した抵抗手段と、それ
ぞれの前記ドレイン列線に結合しており、読取りサイク
ル中に、電源電圧より低いあらかじめ選択された第1バ
イアス電圧を前記選択されたドレイン列線へ伝達するド
レイン選択手段と、それぞれの前記ソース列線に結合し
ており、前記読取りサイクル中に、あらかじめ選択され
た第2バイアス電圧を、前記選択されたドレイン列線お
よび前記選択されたワード線を共有するセルに結合して
いる選択されていない1つのソース列線へ伝達するソー
ス選択手段と、それぞれの前記ソース列線に結合してお
り、前記読取りサイクル中に、前記選択されていない1
つのソース列線以外のそれぞれの前記ソース列線を基準
電位に接続する基準選択手段と、を含む、半導体メモリ
セルのアレイの選択されたセルを読取る回路。
通ノードとの間に結合したソース−ドレイン路と、高イ
ンピーダンス電圧源に接続されたゲートと、を有する複
数のトランジスタを含む、第1項記載の回路。
かじめ選択された第1バイアス電圧と前記ドレイン列線
との間に結合したソース−ドレイン路と、ドレイン列選
択信号に結合するゲートと、を有するトランジスタを含
む、第1項記載の回路。
じめ選択された第2バイアス電圧と前記ソース列線との
間に結合したソース−ドレイン路と、前記ソース選択手
段が前記選択されていない1つのソース列線に接続され
ている時を除き該ソース選択手段を非導通状態にする動
作を行なうソース列選択信号に結合せしめられるゲート
と、を有するトランジスタを含む、第1項記載の回路。
線と前記基準電位との間に結合したソース−ドレイン路
と、該基準選択手段が前記選択されていない1つのソー
ス列線に接続されている時を除き該基準選択手段を導通
状態にする動作を行なうソース列選択信号の補数に結合
せしめられるゲートと、を有するトランジスタを含む、
第1項記載の回路。
アス電圧と、前記あらかじめ選択された第2バイアス電
圧と、が実質的に等しい、第1項記載の回路。
つである、第1項記載の回路。
アス電圧がセンス増幅器から供給される、第1項記載の
回路。
アス電圧がソース列ドライバ回路から供給される、第1
項記載の回路。
合した第1端子を有するセンス増幅器バイアス回路にお
いて、ソース−ドレイン路とゲートとを有する第1導電
形の第1トランジスタであって、該第1トランジスタの
該ソース−ドレイン路が中間端子と基準電位との間に接
続されており、該第1トランジスタの前記ゲートが前記
第1端子に接続されている、該第1トランジスタと、ソ
ース−ドレイン路とゲートとを有する前記第1導電形の
第2トランジスタであって、該第2トランジスタの該ソ
ース−ドレイン路が電源電圧と前記中間端子との間に接
続されており、該第2トランジスタの前記ゲートがバイ
アス信号電圧に接続されている、該第2トランジスタ
と、ソース−ドレイン路とゲートとを有する前記第1導
電形の第3トランジスタであって、該第3トランジスタ
の該ソース−ドレイン路が負荷と前記第1端子との間に
接続されており、該第3トランジスタの前記ゲートが前
記中間端子に接続されている、該第3トランジスタと、
を含む、センス増幅器バイアス回路。
有する第2導電形のスイッチングトランジスタであっ
て、該スイッチングトランジスタの該ソース−ドレイン
路が前記電源電圧と前記第2トランジスタの前記ソース
−ドレイン路との間に接続されており、該スイッチング
トランジスタの前記ゲートがセンス増幅器使用禁止信号
に接続される、該スイッチングトランジスタを含む、第
10項記載のセンス増幅器バイアス回路。
有する前記第1導電形のスイッチングトランジスタであ
って、該スイッチングトランジスタの該ソース−ドレイ
ン路が前記中間端子と前記基準電位との間に接続されて
おり、該スイッチングトランジスタの前記ゲートがセン
ス増幅器使用禁止信号に接続される、該スイッチングト
ランジスタを含む、第10項記載のセンス増幅器バイア
ス回路。
2トランジスタの前記ゲートと、前記電源電圧との間に
接続された大きい抵抗から、また該第2トランジスタの
該ゲートと、前記基準電位との間に接続された大きいキ
ャパシタンスから、形成される、第10項記載のセンス
増幅器バイアス回路。
した出力を有するソース列ドライバ回路において、ソー
ス−ドレイン路とゲートとを有する第1導電形の第1ト
ランジスタであって、該第1トランジスタの該ソース−
ドレイン路が中間端子と基準電位との間に接続されてお
り、該第1トランジスタの前記ゲートが前記出力に接続
されている、該第1トランジスタと、ソース−ドレイン
路とゲートとを有する前記第1導電形の第2トランジス
タであって、該第2トランジスタの該ソース−ドレイン
路が電源電圧と前記中間端子との間に接続されており、
該第2トランジスタの前記ゲートがバイアス信号電圧に
接続されている、該第2トランジスタと、ソース−ドレ
イン路とゲートとを有する前記第1導電形の第3トラン
ジスタであって、該第3トランジスタの該ソース−ドレ
イン路が前記電源電圧と前記出力との間に接続されてお
り、該第3トランジスタの前記ゲートが前記中間端子に
接続されている、該第3トランジスタと、を含む、ソー
ス列ドライバ回路。
有する第2導電形のスイッチングトランジスタであっ
て、該スイッチングトランジスタの該ソース−ドレイン
路が前記電源電圧と前記第2トランジスタの前記ソース
−ドレイン路との間に接続されており、該スイッチング
トランジスタの前記ゲートがセンス増幅器使用禁止信号
に接続される、該スイッチングトランジスタを含む第1
4項記載のソース列ドライバ回路。
有する前記第1導電形のスイッチングトランジスタであ
って、該スイッチングトランジスタの該ソース−ドレイ
ン路が前記中間端子と前記基準電位との間に接続されて
おり、該スイッチングトランジスタの前記ゲートがセン
ス増幅器使用禁止信号に接続される、該スイッチングト
ランジスタを含む、第14項記載のソース列ドライバ回
路。
有する前記第1導電形のスイッチングトランジスタであ
って、該スイッチングトランジスタの該ソース−ドレイ
ン路が前記出力と前記基準電位との間に接続されてお
り、該スイッチングトランジスタの前記ゲートがセンス
増幅器使用禁止信号に接続される、該スイッチングトラ
ンジスタを含む、第14項記載のソース列ドライバ回
路。
2トランジスタの前記ゲートと、前記電源電圧との間に
接続された大きい抵抗から、また該第2トランジスタの
該ゲートと、前記基準電位との間に接続された大きいキ
ャパシタンスから、形成される、第14項記載のソース
列ドライバ回路。
選択されたセルを読取るためのバイアシング回路(バイ
アス回路)であり、そのアレイ内においては、それぞれ
のセル10は、ドレイン列線19と、ソース列線17
と、ワード線15とに結合している。この回路は、共通
ノードNと、該共通ノードNとそれぞれのソース列線お
よびドレイン列線17,19との間に結合した抵抗手段
T12と、それぞれのドレイン列線19に結合してお
り、読取りサイクル中に、電源電圧Vccより低いあらか
じめ選択された第1バイアス電圧を選択されたドレイン
列線へ伝達するドレイン選択手段T15と、それぞれの
ソース列線17に結合しており、読取りサイクル中に、
あらかじめ選択された第2バイアス電圧を、選択された
ドレイン列線および選択されたワード線を共有するセル
10に結合している選択されていない1つのソース列線
へ伝達するソース選択手段T14と、読取りサイクル中
に、前記選択されていない1つのソース列線以外のソー
ス列線を基準電位Vssに接続する基準選択手段T13
と、を含む。センス増幅器およびドライバ回路は、それ
ぞれ少なくとも3つのトランジスタT1−T11を含
み、また、メモリアレイのドレイン列線およびソース列
線のそれぞれに結合している出力を有する。そのそれぞ
れにおいて、第1導電形の第1トランジスタT6,T5
は、中間端子INT1,INT2と基準電位Vssとの間
に接続されたソース−ドレイン路と、出力OUT1,O
UT2に接続されたゲートとを有する。第2トランジス
タT4,T3は、電源電圧Vccと中間端子INT1,I
NT2との間に接続されたソース−ドレイン路と、バイ
アス信号電圧VccSAに接続されたゲートとを有する。
第3トランジスタT2,T1は、負荷T11または電源
電圧Vccと出力OUT1,OUT2との間に接続された
ソース−ドレイン路と、中間端子INT1,INT2に
接続されたゲートとを有する。
図。
回路の部分図。
路図。
造図。
Claims (1)
- 【請求項1】 半導体メモリセルのアレイの選択された
セルを読取る回路において、それぞれの該セルはドレイ
ン列線と、ソース列線と、ワード線とに結合しており、
前記選択されたセルは選択されたドレイン列線と、選択
されたソース列線と、選択されたワード線とに結合して
おり、前記回路が、共通ノードと、それぞれの前記ソー
ス列線と該共通ノードとの間、およびそれぞれの前記ド
レイン列線と該共通ノードとの間に結合した抵抗手段
と、それぞれの前記ドレイン列線に結合しており、読取
りサイクル中に、電源電圧より低いあらかじめ選択され
た第1バイアス電圧を前記選択されたドレイン列線へ伝
達するドレイン選択手段と、それぞれの前記ソース列線
に結合しており、前記読取りサイクル中に、あらかじめ
選択された第2バイアス電圧を、前記選択されたドレイ
ン列線および前記選択されたワード線を共有するセルに
結合している選択されていない1つのソース列線へ伝達
するソース選択手段と、それぞれの前記ソース列線に結
合しており、前記読取りサイクル中に、前記選択されて
いない1つのソース列線以外のそれぞれの前記ソース列
線を基準電位に接続する基準選択手段と、を含む、半導
体メモリセルのアレイの選択されたセルを読取る回路。
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-
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