JPS6046074A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6046074A JPS6046074A JP58153166A JP15316683A JPS6046074A JP S6046074 A JPS6046074 A JP S6046074A JP 58153166 A JP58153166 A JP 58153166A JP 15316683 A JP15316683 A JP 15316683A JP S6046074 A JPS6046074 A JP S6046074A
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
「発明の技術分野１
この発明は、半導体装置及びそのＨμ造方法に関し、更
に詳細には、従来のものよりｂ相互コンタクタンスが高
く且つ雑音指数が低く、また耐圧の大ぎなＱａ ＡＳ電
界効果１〜ランジスタと、これを従来よりも極めて高い
生産歩留りで製造覆ることのできる製造方法に関するも
のである。
に詳細には、従来のものよりｂ相互コンタクタンスが高
く且つ雑音指数が低く、また耐圧の大ぎなＱａ ＡＳ電
界効果１〜ランジスタと、これを従来よりも極めて高い
生産歩留りで製造覆ることのできる製造方法に関するも
のである。
［発明の技術Ω勺芦用］
従来のＧａＡＳＩ界効果ｉ〜ランジスタ（以下にはＱａ
Ａｓ ＦＥＴと記載する）は第１図に示づように直線
的な棒状のゲート電極１を有し、該ゲート電極１を中心
どして対称位置（す゛なわち、ゲート電極１から等距離
ずつ離れた位置）にソース電極２とドレイン電極３とが
それぞれゲート電極１と同じような直線的な形状で設（
）られていた。
Ａｓ ＦＥＴと記載する）は第１図に示づように直線
的な棒状のゲート電極１を有し、該ゲート電極１を中心
どして対称位置（す゛なわち、ゲート電極１から等距離
ずつ離れた位置）にソース電極２とドレイン電極３とが
それぞれゲート電極１と同じような直線的な形状で設（
）られていた。
（なお、第１図において、４は半導体基板、５は半導体
基板に形成されたＮ型低濃度不純物層から成るチャネル
、６及び７はＮ型高８カ度不純物層から成るソース領域
とドレイン領域である。）第１図に示した従来のＦＥＴ
は以下のごどさ理由によって高性能の素子が得られ／ｒ
いという問題点があった。 以下にそのＪりｊ由を説明
でる。
基板に形成されたＮ型低濃度不純物層から成るチャネル
、６及び７はＮ型高８カ度不純物層から成るソース領域
とドレイン領域である。）第１図に示した従来のＦＥＴ
は以下のごどさ理由によって高性能の素子が得られ／ｒ
いという問題点があった。 以下にそのＪりｊ由を説明
でる。
［背景技術の問題点１
従来のＦＥＴではその製造工程においてセルファライン
技術を利用することを目的としてソース電極とドレイン
電極どをグー１〜電極に対して対称位置に設定している
。 このような構造にａ５いては、相ｎコンダクタンス
を大きくづるためにグートーンース間距離を小ざくする
と、ゲート−ドレイン間距離も小さくなってドレイン耐
圧が低下１）るという矛盾した結果を生ずる。 従って
従来構造の［Ｅ−［及びその製造方法では現在以上の高
い相互コンダクタンスの素子を実現することができなか
った。
技術を利用することを目的としてソース電極とドレイン
電極どをグー１〜電極に対して対称位置に設定している
。 このような構造にａ５いては、相ｎコンダクタンス
を大きくづるためにグートーンース間距離を小ざくする
と、ゲート−ドレイン間距離も小さくなってドレイン耐
圧が低下１）るという矛盾した結果を生ずる。 従って
従来構造の［Ｅ−［及びその製造方法では現在以上の高
い相互コンダクタンスの素子を実現することができなか
った。
一方、従来のＦＥＴでは第１図に示づ−ようにグー１〜
電極が屈曲部を有しない直線状構造となっているが、こ
れはリフトＡ）法を利用して形成するに都合がよいとい
う製造技術上の理由によるもの １であって、このよう
な直線状のグー１〜電極が高性能ＦＥＴを実現覆るに適
しているという訳ではない。 Ｊ“なわち、リフトオフ
法は細い線幅の配線を形成することができる反面、屈曲
部のある配線等を形成した場合、屈曲部における線幅を
一定にづることが困難であるため、一般にリフトオフ法
を用いる場合には配線等を屈曲部のない直線状に段匠１
甘ざるを得ない。 従って従来のＧａＡＳ、ＦＬ Ｔの
ゲート電極もリフトオフ法を用いて形成する以上直線状
の形状になっていた。
電極が屈曲部を有しない直線状構造となっているが、こ
れはリフトＡ）法を利用して形成するに都合がよいとい
う製造技術上の理由によるもの １であって、このよう
な直線状のグー１〜電極が高性能ＦＥＴを実現覆るに適
しているという訳ではない。 Ｊ“なわち、リフトオフ
法は細い線幅の配線を形成することができる反面、屈曲
部のある配線等を形成した場合、屈曲部における線幅を
一定にづることが困難であるため、一般にリフトオフ法
を用いる場合には配線等を屈曲部のない直線状に段匠１
甘ざるを得ない。 従って従来のＧａＡＳ、ＦＬ Ｔの
ゲート電極もリフトオフ法を用いて形成する以上直線状
の形状になっていた。
しかしながら、一般に高い相互コンダクタンスの素子を
実現するためにはゲート幅Ｗを大きくとる必要があるた
め、従来構造のようにゲート電極が直線状の素子構造で
高い相互コンダクタンスの素子を実現しようとづ”れば
、グー１−・幅Ｗのみ（７らずドレイン幅やソース幅も
大きくなって面積効率の悲い素子となってしまう。 従
って直線状のゲート電極を有する第１図のごとき従来の
素子構造では小型化高性能のＧａ Ａｓ ＦＥＴを実現
することは不可能である。
実現するためにはゲート幅Ｗを大きくとる必要があるた
め、従来構造のようにゲート電極が直線状の素子構造で
高い相互コンダクタンスの素子を実現しようとづ”れば
、グー１−・幅Ｗのみ（７らずドレイン幅やソース幅も
大きくなって面積効率の悲い素子となってしまう。 従
って直線状のゲート電極を有する第１図のごとき従来の
素子構造では小型化高性能のＧａ Ａｓ ＦＥＴを実現
することは不可能である。
以上のごとぎ理由から、従来の素子構造ではドレイン耐
圧を低下さゼることなく高い相互コンタクタンスのＦＥ
Ｔを実現することは不可能であるとどもに面積効率のよ
い小型の高性能素子を実現することは不可能であった。
圧を低下さゼることなく高い相互コンタクタンスのＦＥ
Ｔを実現することは不可能であるとどもに面積効率のよ
い小型の高性能素子を実現することは不可能であった。
それ故、前記問題点を解決ツるために、■グー１ヘーソ
ース間距離を短かくする一方、グー１−一ドレイン間距
離を大ぎくすることにより相互コンダクタンスを高める
とともにトレイン耐圧を大す゛りする、■ドレイン又は
ソースを環状のゲート電極で囲むことによりグー１〜幅
を大きくとって油ｊい相互コンダクタンスを実現すると
ともに面積効率のよい素子を作る等の提案がなされ（い
るが、前記■の方法はセルファライン技術が利用できな
くなるうえ、パターニングの’Ｊ＋’ｊ Ｉ良−に、グ
ー１〜−ソース間距離を十分に小さくづることかぐきな
いという問題点があり、また前記■の方法に関しては只
体的且つ実用可能な素子構造及び製造方法がＪＨＨ系さ
れていない。
ース間距離を短かくする一方、グー１−一ドレイン間距
離を大ぎくすることにより相互コンダクタンスを高める
とともにトレイン耐圧を大す゛りする、■ドレイン又は
ソースを環状のゲート電極で囲むことによりグー１〜幅
を大きくとって油ｊい相互コンダクタンスを実現すると
ともに面積効率のよい素子を作る等の提案がなされ（い
るが、前記■の方法はセルファライン技術が利用できな
くなるうえ、パターニングの’Ｊ＋’ｊ Ｉ良−に、グ
ー１〜−ソース間距離を十分に小さくづることかぐきな
いという問題点があり、また前記■の方法に関しては只
体的且つ実用可能な素子構造及び製造方法がＪＨＨ系さ
れていない。
「発明の目的」
この発明の目的は、従来Ｊ：りも相互コンタクタンスが
高く且つ高耐圧であるとともに面積効率のよい小型且つ
高性能の半導体装置及び該半導体装置を製造づるための
方法を提供することである。
高く且つ高耐圧であるとともに面積効率のよい小型且つ
高性能の半導体装置及び該半導体装置を製造づるための
方法を提供することである。
［発明の１以要１
この発明は前記■の提案を実用可能に具体化したしので
あり、この発明によれば、高い相互コンダクタンスを有
するとどもに高いトレイン耐圧性を備えた小型で高性能
の半導体装置が提供されるとどもに、該半導体装置を畠
い生産歩留りで製造りることのできる新規な製造方法が
提供される。
あり、この発明によれば、高い相互コンダクタンスを有
するとどもに高いトレイン耐圧性を備えた小型で高性能
の半導体装置が提供されるとどもに、該半導体装置を畠
い生産歩留りで製造りることのできる新規な製造方法が
提供される。
この発明にＪ：る半導体装置の素子構造は、半導体基板
上に直立状態に形成された第−及び第二の壁状の絶縁膜
と、該絶縁股間にはさまれるとともに該半導体基板上に
直立状態に形成された壁状の電極用金属膜とを有し、該
膜の下方の半導体基板に該膜の膜厚の総和に等しい導電
方向長さの導電領域が形成されるとともに、該絶縁膜の
基部に治って互に隔置された二つの種領域が形成されて
いることを特徴とする。
上に直立状態に形成された第−及び第二の壁状の絶縁膜
と、該絶縁股間にはさまれるとともに該半導体基板上に
直立状態に形成された壁状の電極用金属膜とを有し、該
膜の下方の半導体基板に該膜の膜厚の総和に等しい導電
方向長さの導電領域が形成されるとともに、該絶縁膜の
基部に治って互に隔置された二つの種領域が形成されて
いることを特徴とする。
一方、この発明による方法は、予め表面に低濃度不純物
領域を形成しておいた半導体基板上に島状絶縁膜部分を
形成する工程と該島状絶縁膜部分の外周面に電極用金属
膜と第一の絶縁膜とを壁状にこの順に重ねて被着１−る
工程と、該電極用金属膜の内周に沿って所定月Ｊさの壁
状の第二の絶縁膜を形成するように該島状絶縁膜部分の
中心部を除去して該第二の絶縁膜の内周側に該半導イホ
基板を露出させる工程と、該第二の絶縁膜の内周側に露
出した半導体基板の表面と該第−の絶縁膜に沿った半導
体基板上物層とに、互に隔離した二つの高濃度不純物領
域を形成１−ると同時に該第−及び第二の絶縁膜と該電
極用金属膜の下側の半導体基板表面にのみ該低濃度不純
物領域を残づ工程とから成っている。 この発明の方法
によれば、グー１〜−ソース間の距離とゲート−ドレイ
ン間の距離が相異なる値でしかも、それらの値が従来の
素子よりも小型で高性能の半導体装置を高い歩留りで生
産することかできる。
領域を形成しておいた半導体基板上に島状絶縁膜部分を
形成する工程と該島状絶縁膜部分の外周面に電極用金属
膜と第一の絶縁膜とを壁状にこの順に重ねて被着１−る
工程と、該電極用金属膜の内周に沿って所定月Ｊさの壁
状の第二の絶縁膜を形成するように該島状絶縁膜部分の
中心部を除去して該第二の絶縁膜の内周側に該半導イホ
基板を露出させる工程と、該第二の絶縁膜の内周側に露
出した半導体基板の表面と該第−の絶縁膜に沿った半導
体基板上物層とに、互に隔離した二つの高濃度不純物領
域を形成１−ると同時に該第−及び第二の絶縁膜と該電
極用金属膜の下側の半導体基板表面にのみ該低濃度不純
物領域を残づ工程とから成っている。 この発明の方法
によれば、グー１〜−ソース間の距離とゲート−ドレイ
ン間の距離が相異なる値でしかも、それらの値が従来の
素子よりも小型で高性能の半導体装置を高い歩留りで生
産することかできる。
［発明の実施例］ １
第２図は本発明の半導体装置の一実施例を示す平面図で
あり、図示されているものはＧａ ＡＳ基板の上に形成
されたＦＥＴである。
あり、図示されているものはＧａ ＡＳ基板の上に形成
されたＦＥＴである。
第２図において、８は半導体基報の上に直立して環状且
つ壁状に形成されているゲート電極用金属膜であり、こ
のグー１〜電極用金属膜８の外周面及び内周面にはそれ
ぞれ壁状の第一の絶縁膜９と壁状の第二の絶縁膜１０と
が被着されてａ５す、これらの絶縁膜９及び１ｏのそれ
ぞれ厚みｔ、及びｔ、は互に異なった値となっている。
つ壁状に形成されているゲート電極用金属膜であり、こ
のグー１〜電極用金属膜８の外周面及び内周面にはそれ
ぞれ壁状の第一の絶縁膜９と壁状の第二の絶縁膜１０と
が被着されてａ５す、これらの絶縁膜９及び１ｏのそれ
ぞれ厚みｔ、及びｔ、は互に異なった値となっている。
これらの三つの壁状の膜はいずれも半導体基板の表面
に直立しており、これら三膜の基部が接している半導体
基板面には低濃度不純物層から成るチャネルが形成され
ている。 従ってこの半導体装置にお（プるチャネルの
導電方向長さくすなわちチャネル長）は三膜８及び９並
びに１０の膜厚の総和に等しく、またチャネルの幅は前
記三膜の平均周長に等しい。
に直立しており、これら三膜の基部が接している半導体
基板面には低濃度不純物層から成るチャネルが形成され
ている。 従ってこの半導体装置にお（プるチャネルの
導電方向長さくすなわちチャネル長）は三膜８及び９並
びに１０の膜厚の総和に等しく、またチャネルの幅は前
記三膜の平均周長に等しい。
第二の絶縁膜１０で囲まれている領域の半導体基板面に
は高濃度不純物層から成るトレイン領域１１が形成され
て・おり、また第一の絶縁膜９の外側の半導体基板面に
は同じ導電型の高濃度不純物層から成るソース領域１２
が形成されている。
は高濃度不純物層から成るトレイン領域１１が形成され
て・おり、また第一の絶縁膜９の外側の半導体基板面に
は同じ導電型の高濃度不純物層から成るソース領域１２
が形成されている。
第３図（ａ）乃至第３図（ｇ）は第２図の半導体装置を
製造するための本発明方法の一実施例を主要工程毎に半
導体装置の断面図として示したものである。
製造するための本発明方法の一実施例を主要工程毎に半
導体装置の断面図として示したものである。
以下に第３図の各図を参照して本発明方法の一実施例を
順次説明する。
順次説明する。
まず、予め表面にＮ型低濃度不純物層１３ａを形成しで
あるＧａＡｓ製の半導体基板１４の上にＣＶＤ法によっ
て絶縁！Ｊ（ＳｉＣ２膜〉を全面に形成した後、）Ａ１
〜レジストパターンをその上に形成し、更にエツチング
を行って第３図（ａ＞に示すように半導体基板上に島状
の絶縁膜部分１０ａとその上に乗ったレジスト膜片１５
とを残してそれ以外の絶縁膜を除去する。 この場合、
エツヂレグ法としては異方性エツチングが可能な反応性
イオンエツチング（ＲＩＥと略記する）を利用すると島
状の絶縁膜部分１０ａの周面が半導体基板面に対して垂
直になるので、ＲＩＥで行うことが望ましい。
あるＧａＡｓ製の半導体基板１４の上にＣＶＤ法によっ
て絶縁！Ｊ（ＳｉＣ２膜〉を全面に形成した後、）Ａ１
〜レジストパターンをその上に形成し、更にエツチング
を行って第３図（ａ＞に示すように半導体基板上に島状
の絶縁膜部分１０ａとその上に乗ったレジスト膜片１５
とを残してそれ以外の絶縁膜を除去する。 この場合、
エツヂレグ法としては異方性エツチングが可能な反応性
イオンエツチング（ＲＩＥと略記する）を利用すると島
状の絶縁膜部分１０ａの周面が半導体基板面に対して垂
直になるので、ＲＩＥで行うことが望ましい。
ついで、島状の絶縁膜部分１０ａの上のレジスト膜片１
５を除去した後、減圧ＣＶＤ法によって表面全体に第３
図（ｂ）に示すように金属ＩＦＪ ８ ａを被着させる
。 この金属膜８８はＧａ Ａｓ基板に対してショッ１
〜キー接合を形成できる高融点金属（たとえば窒化タン
グステンＷＮや窒化チタンＴｉＮもしくは硅化チタニウ
ムタングステンＷＴｉ Ｓｉ ）で構成される。
５を除去した後、減圧ＣＶＤ法によって表面全体に第３
図（ｂ）に示すように金属ＩＦＪ ８ ａを被着させる
。 この金属膜８８はＧａ Ａｓ基板に対してショッ１
〜キー接合を形成できる高融点金属（たとえば窒化タン
グステンＷＮや窒化チタンＴｉＮもしくは硅化チタニウ
ムタングステンＷＴｉ Ｓｉ ）で構成される。
次に島状の絶縁膜部分１０ａの外周面に被着した金属膜
のみを残してそれ以外の金属膜をＲＩＥ等の方ｄ１で除
去し、第３図（Ｃ）に示すように島状の絶縁膜部分１０
ａの外周面に被着した環状もしくは筒状の電極用金属膜
８を形成する。 この電極用金属膜８の膜厚ｔ０は本発
明のＦＥＴにｄ５いてはグー１〜長を規定する。 続い
て第３図（ｂ）の工程と同じように全面に減圧ＣＶＤ法
によって第３図（ｄ ＞に点線Ｃ示ずように絶縁膜９ａ
を被着させた後、第３図（Ｃ）に至る工程と同じように
、電極用金属膜８の外周面に被着された部分のみを残し
てＲＩＥにより除去すると、第３図（ｄ）に示づように
電極用金属膜８の外周面に密着した環状もしくは筒状の
第一絶縁膜９が形成される。
のみを残してそれ以外の金属膜をＲＩＥ等の方ｄ１で除
去し、第３図（Ｃ）に示すように島状の絶縁膜部分１０
ａの外周面に被着した環状もしくは筒状の電極用金属膜
８を形成する。 この電極用金属膜８の膜厚ｔ０は本発
明のＦＥＴにｄ５いてはグー１〜長を規定する。 続い
て第３図（ｂ）の工程と同じように全面に減圧ＣＶＤ法
によって第３図（ｄ ＞に点線Ｃ示ずように絶縁膜９ａ
を被着させた後、第３図（Ｃ）に至る工程と同じように
、電極用金属膜８の外周面に被着された部分のみを残し
てＲＩＥにより除去すると、第３図（ｄ）に示づように
電極用金属膜８の外周面に密着した環状もしくは筒状の
第一絶縁膜９が形成される。
この第一絶縁膜９の膜圧ｔ１は本発明のＦ Ｅ Ｔにお
いてはゲート−ソース間距離を規定づる。
いてはゲート−ソース間距離を規定づる。
次に島状の絶縁膜部分１０ａの中心部を［で１Ｆ等で除
去し、第３図＜ａ＞に示ずように電極用金属膜８の内周
面に密着した筒状の第二絶縁膜１゜を形成するとともに
第二絶縁膜１０の内側の半導体基板面を露出させる。
この第二絶縁膜１０の膜Ｊｇｔ２は、本発明のＦＥＴに
おいてはゲート−ドレイン間距離を規定するが、本発明
では ［、はｔｌより人となるように該絶縁膜１ｏが形
成される。
去し、第３図＜ａ＞に示ずように電極用金属膜８の内周
面に密着した筒状の第二絶縁膜１゜を形成するとともに
第二絶縁膜１０の内側の半導体基板面を露出させる。
この第二絶縁膜１０の膜Ｊｇｔ２は、本発明のＦＥＴに
おいてはゲート−ドレイン間距離を規定するが、本発明
では ［、はｔｌより人となるように該絶縁膜１ｏが形
成される。
ついで、第一絶縁膜９よりも外側に位置している半導体
基板面と第二絶縁膜１ｏで囲まれた領域の半導体基板面
とに対してＮ型不純物（Ｓｉ ）をイオン注入した後、
熱処理を行っ−（第３図（１に示ずように、Ｎ型高濶度
不純物層から成るソース領域１２とドレイン領域１１と
を形成づるとともにチャネル１３を金膜８〜１０の下に
形成づる。
基板面と第二絶縁膜１ｏで囲まれた領域の半導体基板面
とに対してＮ型不純物（Ｓｉ ）をイオン注入した後、
熱処理を行っ−（第３図（１に示ずように、Ｎ型高濶度
不純物層から成るソース領域１２とドレイン領域１１と
を形成づるとともにチャネル１３を金膜８〜１０の下に
形成づる。
第２図はこの状態の平面図である。
そして更にＡＵ−Ｇｅ合金と白金とを積層したオーミッ
ク電極膜１６を第３図（ｇ）に示すように該オーミック
電極膜１６をソース領域１２とドレイン領域１１の上に
被着させてソース電極どドレイン電極を形成するととも
に第−及び第二絶縁膜と電極用金属膜との頂端面にも被
着させる。
ク電極膜１６を第３図（ｇ）に示すように該オーミック
電極膜１６をソース領域１２とドレイン領域１１の上に
被着させてソース電極どドレイン電極を形成するととも
に第−及び第二絶縁膜と電極用金属膜との頂端面にも被
着させる。
この揚台、オーミック電極膜１６を全面に被着しＩＣ後
、第一絶縁膜９の外周面と第二絶縁膜１０の内周面とに
何着したオーミック電極膜をイオンミリングによって剥
離して壁状の第−及び第二絶縁膜と電極用金属膜８の狼
端面にのみオーミック電極膜１６を残した。
、第一絶縁膜９の外周面と第二絶縁膜１０の内周面とに
何着したオーミック電極膜をイオンミリングによって剥
離して壁状の第−及び第二絶縁膜と電極用金属膜８の狼
端面にのみオーミック電極膜１６を残した。
以上のようにして素子の主要部を形成した後、全面に絶
縁膜を被着し、コンタクトホールを開口し、更にその上
にＡ１等の配線用金属膜を被着ざＵてからフォｌ〜エツ
ヂングを行って配線パターンを形成することにＪこり素
子形成を、完了した。
縁膜を被着し、コンタクトホールを開口し、更にその上
にＡ１等の配線用金属膜を被着ざＵてからフォｌ〜エツ
ヂングを行って配線パターンを形成することにＪこり素
子形成を、完了した。
［発明の効果コ
第３図に示づ方法で製造された第２図のごとき半導体装
置について相互コンダクタンス及び雑音指数並びにドレ
イン耐圧等を測定したところ、従来のＦＥＴにくらべて
著しい改善が得られることがわかった。
置について相互コンダクタンス及び雑音指数並びにドレ
イン耐圧等を測定したところ、従来のＦＥＴにくらべて
著しい改善が得られることがわかった。
また、第３図のごとぎ方法で製造づることにより、従来
方法では２〜３％程度であった製造歩留りが６０〜７０
％にも飛躍的に向上した。
方法では２〜３％程度であった製造歩留りが６０〜７０
％にも飛躍的に向上した。
なお、図示実施例ではゲート長くすなわち電極用金属膜
８の厚さ）は０．３μｍ、ソース間距離１へ間距離（す
なわち第一絶縁膜９の厚ざ）は０．３μｍ、また、グー
トートレイン間距離（１なわら第二絶縁膜１０の厚ざ）
は０．５〜１．０μｎ１とした。
８の厚さ）は０．３μｍ、ソース間距離１へ間距離（す
なわち第一絶縁膜９の厚ざ）は０．３μｍ、また、グー
トートレイン間距離（１なわら第二絶縁膜１０の厚ざ）
は０．５〜１．０μｎ１とした。
以上の実施例から明らかなように、本発明によれば、グ
ー１〜長及びゲート−ソース間距離並びにグー１−一ド
レイン間距離がいずれも形成膜ｊｊ７．ｊで決まるため
、バターニング精度に依存することなく、それらの値を
設定でき、そのＩｉ！ｉ果、従来の「［−「よりもそれ
らの値を小ざくできるととともにゲート−ソース間距離
とゲート−ドレイン間距離とを互に異なる値にすること
ができるため、相互」ンダクタンス及びトレイン耐圧が
ともに従来のＧａＡＳＦＥＴよりも著しくすぐれている
素子が得られる。
ー１〜長及びゲート−ソース間距離並びにグー１−一ド
レイン間距離がいずれも形成膜ｊｊ７．ｊで決まるため
、バターニング精度に依存することなく、それらの値を
設定でき、そのＩｉ！ｉ果、従来の「［−「よりもそれ
らの値を小ざくできるととともにゲート−ソース間距離
とゲート−ドレイン間距離とを互に異なる値にすること
ができるため、相互」ンダクタンス及びトレイン耐圧が
ともに従来のＧａＡＳＦＥＴよりも著しくすぐれている
素子が得られる。
また、本発明の素子構造Ｑは、ゲート長が従来の素子よ
りも短かく、しかもゲート幅（すなわち、電極用金属膜
８の全周長）が従来のＧａ Ａｓ −ＦＥＴよりも若し
く大きくなるうえ、グー１−一ソ〜ス間距離とグー１−
一ドレイン間距離を従来の素子よりも相当に小ざくする
ことができるため、チャネル抵抗が減少し、その結果、
雑音指数が従来の素子に比べて著しく小さい小型で高速
の素子が得られる。
りも短かく、しかもゲート幅（すなわち、電極用金属膜
８の全周長）が従来のＧａ Ａｓ −ＦＥＴよりも若し
く大きくなるうえ、グー１−一ソ〜ス間距離とグー１−
一ドレイン間距離を従来の素子よりも相当に小ざくする
ことができるため、チャネル抵抗が減少し、その結果、
雑音指数が従来の素子に比べて著しく小さい小型で高速
の素子が得られる。
更に、本発明の方法によれば前記のごとき種々の長所を
備えたＱａ ＡＳ ＦＥ、Ｔを従来よりも著しく高い生
産歩留りで製造することができる。
備えたＱａ ＡＳ ＦＥ、Ｔを従来よりも著しく高い生
産歩留りで製造することができる。
第１図は従来のＱａΔｓ ＦＥＴの一部の斜視図、第２
図は本発明の半導体装置をその製造工程の終期近くにお
いて示した平面図、第３図（ａ）７ジ至第３図（０）は
第２図の半導体装置をＰＶＡ造するための本発明の方法
の一実施例を示した図である。 １・・・ゲート電極、２・・・ソース電極、 ３・・・
ドレイン電極、 ４・・・半導体基板、 ５・・・チャ
ネル、６・・・ソース領域、７・・・トレイン領域、８
・・・電極用金属膜、 ９・・・第一絶縁膜、 １０・
・・第二絶縁膜、 １１・・・ドレイン領域、 １２川
ソース領域、 １３・・・ヂトネル。 第１図 第２図 第３図
図は本発明の半導体装置をその製造工程の終期近くにお
いて示した平面図、第３図（ａ）７ジ至第３図（０）は
第２図の半導体装置をＰＶＡ造するための本発明の方法
の一実施例を示した図である。 １・・・ゲート電極、２・・・ソース電極、 ３・・・
ドレイン電極、 ４・・・半導体基板、 ５・・・チャ
ネル、６・・・ソース領域、７・・・トレイン領域、８
・・・電極用金属膜、 ９・・・第一絶縁膜、 １０・
・・第二絶縁膜、 １１・・・ドレイン領域、 １２川
ソース領域、 １３・・・ヂトネル。 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面から直立して該半導体基板の表面
上に環状もしくは筒状に形成された第一の絶縁膜と、該
第−の絶縁膜の内周面に密着するとともに該半導体基板
の表面から直立して環状もしくは筒状に形成された電極
用金属膜と、該電極用金属膜の内周面に密着するととも
に該半導体基板の表面から直立して環状もしくは輪状に
形成された第二の絶縁膜と、該第−及び第二の絶縁膜並
びに該電極用金属膜の直下位置において該半導体基板に
形成された低濃度不純物領域と、該第−の絶縁膜の外周
に沿って該半導体基板に形成されて第一の高：ＩＡ度不
純物領域と、該第二の絶縁膜で囲まれＣいる半導体基板
部分に形成された第二の高１Ｉｉ３度不純物領域とを有
していることを特徴とする半導体装ｉｉ電。 ２ 表面に低濃度不純物層をイｌづる半導体基板の表面
に島状絶縁膜部分を形成する工程と、該島状絶縁膜部分
の外周面に筒状の電１セ用金属膜を形成する工程と、該
電極用金属膜の外周面に所定厚さの絶縁膜を被るさせる
ことにより筒状の第一の絶縁膜を形成する工程と、該島
状絶縁膜部分の中心部を除去することにより該電極用金
属膜の内周面に被着する筒状の第二の絶縁膜を形成する
工程と、該第−及び第二の絶縁膜と該電極用金属膜の存
在位置以外の半導体基板面に対して高濃度不純物拡散を
行うことにより該第−の絶縁膜にり外周側の該半導体基
板面と該第二の絶縁膜より内周側の該半導体基板面とに
互に隔離した第−及び第二の高濃度不純物領域を形成す
ると同時に該第−及び第二の高深度不純物領域の間には
該第−及び第二の絶縁膜と該電極用金属膜の膜厚の総和
に等しい膜厚方向長さの低８１び反軍鈍物領域を形成す
る工程とを含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153166A JPS6046074A (ja) | 1983-08-24 | 1983-08-24 | 電界効果トランジスタの製造方法 |
| US06/843,833 US4729966A (en) | 1983-08-24 | 1986-03-26 | Process for manufacturing a Schottky FET device using metal sidewalls as gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153166A JPS6046074A (ja) | 1983-08-24 | 1983-08-24 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6046074A true JPS6046074A (ja) | 1985-03-12 |
| JPS6338869B2 JPS6338869B2 (ja) | 1988-08-02 |
Family
ID=15556489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153166A Granted JPS6046074A (ja) | 1983-08-24 | 1983-08-24 | 電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4729966A (ja) |
| JP (1) | JPS6046074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
| JPS62243359A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
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| US5187111A (en) * | 1985-09-27 | 1993-02-16 | Kabushiki Kaisha Toshiba | Method of manufacturing Schottky barrier gate FET |
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| JPH01109770A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| JPH0770721B2 (ja) * | 1988-07-06 | 1995-07-31 | 株式会社東芝 | 半導体装置 |
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1983
- 1983-08-24 JP JP58153166A patent/JPS6046074A/ja active Granted
-
1986
- 1986-03-26 US US06/843,833 patent/US4729966A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4729966A (en) | 1988-03-08 |
| JPS6338869B2 (ja) | 1988-08-02 |
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