JPS6346779A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6346779A JPS6346779A JP61191330A JP19133086A JPS6346779A JP S6346779 A JPS6346779 A JP S6346779A JP 61191330 A JP61191330 A JP 61191330A JP 19133086 A JP19133086 A JP 19133086A JP S6346779 A JPS6346779 A JP S6346779A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明しま半導体装置に関し、特に、砒化ガリウム基板
上に形成され、タングステンシリサイドにより形成さ机
たゲート電極を有するショットキー接合型電界効果トラ
ンジスタにより構成される半導体装置に関する。
上に形成され、タングステンシリサイドにより形成さ机
たゲート電極を有するショットキー接合型電界効果トラ
ンジスタにより構成される半導体装置に関する。
従来、この秤の半導体装置においては、烏い伝達コンダ
クタンスを自己整合プロセス技術で実現するため、約8
00℃の高温プロセスに酎え得る高融点金属、例えばタ
ングステンシリサイドW Stをゲート金属に用いる+
14造の金属半導体シ]ツi・キー接合型電界効果トラ
ンジスタ(以下、M E 5FETと略1)を用いる技
術が主流とlよりつつある。
クタンスを自己整合プロセス技術で実現するため、約8
00℃の高温プロセスに酎え得る高融点金属、例えばタ
ングステンシリサイドW Stをゲート金属に用いる+
14造の金属半導体シ]ツi・キー接合型電界効果トラ
ンジスタ(以下、M E 5FETと略1)を用いる技
術が主流とlよりつつある。
上記プロレスにより、高い伝達コンダクタンス(以下、
7mと略71)を有するMESFETが自己整合プロセ
スの効果により歩留りよくラリ漬し15するため、高集
積、高速論理集積回路に好適である。
7mと略71)を有するMESFETが自己整合プロセ
スの効果により歩留りよくラリ漬し15するため、高集
積、高速論理集積回路に好適である。
しかるに、上述の集積回路においてiよ以下に説明する
欠点がある。即ら、高融点ゲート金属は一般に、アルミ
ニウムN等と比較し、高い低抗率を有する。例えば、厚
さ0.5伽、幅1伽のタングステンシリサイド(以下、
W Sjと略す)のd子生直列抵抗は1 mm当り、3
.6にΩに達する。この抵抗弁は、M E S F E
Tの奇生ゲート百列低[i〔として作用するため、N
・17:5FETひいて(よ集槓回路のスイッチング速
度に悪影響を与えることは明らかである。
欠点がある。即ら、高融点ゲート金属は一般に、アルミ
ニウムN等と比較し、高い低抗率を有する。例えば、厚
さ0.5伽、幅1伽のタングステンシリサイド(以下、
W Sjと略す)のd子生直列抵抗は1 mm当り、3
.6にΩに達する。この抵抗弁は、M E S F E
Tの奇生ゲート百列低[i〔として作用するため、N
・17:5FETひいて(よ集槓回路のスイッチング速
度に悪影響を与えることは明らかである。
次に、一般に、砒化ガリウム上に形成された集積回路(
以下、GaAs I Cと略す)において51実用上の
見地から、論理レベル及び負荷条着において、従来のシ
リコン基板上に形成された集積回路との互換性が手習視
される。超高速ICにおいては通常50Ω負荷を1V振
幅で駆動する能力が要求される場合が多い。この場合、
GaAs1C内部の負荷駆動用FERNよ、大電流を流
す必要上、ゲート幅として数百翔が必要となることが普
通である。
以下、GaAs I Cと略す)において51実用上の
見地から、論理レベル及び負荷条着において、従来のシ
リコン基板上に形成された集積回路との互換性が手習視
される。超高速ICにおいては通常50Ω負荷を1V振
幅で駆動する能力が要求される場合が多い。この場合、
GaAs1C内部の負荷駆動用FERNよ、大電流を流
す必要上、ゲート幅として数百翔が必要となることが普
通である。
従って、W3iをゲートに用いt、:F E Tを使用
するGaAsICの出力駆動用FETにおいては、適切
な設計がなされなければ、奇生ゲート抵抗は極めて大き
な値となり、出力波形に劣化を生ずる。例えば、厚さ0
.5伽、ゲート長1.0伽のW 37でゲートが形成さ
れたFETにおいて、前記出力駆動用FETのゲート幅
を500伽とすると奇生ゲート直列抵抗は約2KQもの
オーダーに達し、実用上問題である。従って、従来、ゲ
ートを数本に分割した小’IV’ F E Tの、1?
−列接続方法く以下、マルチフィンガ一方式と略づ)に
より大きなゲート幅のF[−「を構成しているが、ゲー
ト抵抗およびスイッチング速1qを考慮した最適設計が
なされていない。
するGaAsICの出力駆動用FETにおいては、適切
な設計がなされなければ、奇生ゲート抵抗は極めて大き
な値となり、出力波形に劣化を生ずる。例えば、厚さ0
.5伽、ゲート長1.0伽のW 37でゲートが形成さ
れたFETにおいて、前記出力駆動用FETのゲート幅
を500伽とすると奇生ゲート直列抵抗は約2KQもの
オーダーに達し、実用上問題である。従って、従来、ゲ
ートを数本に分割した小’IV’ F E Tの、1?
−列接続方法く以下、マルチフィンガ一方式と略づ)に
より大きなゲート幅のF[−「を構成しているが、ゲー
ト抵抗およびスイッチング速1qを考慮した最適設計が
なされていない。
以上の寄生ゲート抵抗の効宋は、FETのゲート幅、あ
るいはマルチフィンガ一方式の場合にお(Jる1つの小
型FETのグー1−幅く以下、フィンガー幅と略す)が
大きくなる程顕著となり速度特性を劣化させるため、こ
の観点からするとゲート幅あるいはフィンガー幅は小ざ
く抑えるべきである。また、以上の事柄は集積回路の出
力トランジスタのみならず、同一構造のMESFETで
構成される内部論理回路部分おいても全く同じである。
るいはマルチフィンガ一方式の場合にお(Jる1つの小
型FETのグー1−幅く以下、フィンガー幅と略す)が
大きくなる程顕著となり速度特性を劣化させるため、こ
の観点からするとゲート幅あるいはフィンガー幅は小ざ
く抑えるべきである。また、以上の事柄は集積回路の出
力トランジスタのみならず、同一構造のMESFETで
構成される内部論理回路部分おいても全く同じである。
一方、ゲート幅を低減した場合は、以下に説明する理由
により、再び速度特性の劣化が生ずる。
により、再び速度特性の劣化が生ずる。
一般に、隼積回路内の負荷容量としては、FET自身の
容量、配線容岱、電極配置に依存する隣接6休との奇生
結合容量(以下、レイアウト奇生容量と略す)とが掲げ
られ、いずれも速度劣化の主要因となる。待にGaAs
1Cにおいては、半絶縁性基板使用により電界の広がり
が大きく、レイアウト寄生容はほかなり大きい。
容量、配線容岱、電極配置に依存する隣接6休との奇生
結合容量(以下、レイアウト奇生容量と略す)とが掲げ
られ、いずれも速度劣化の主要因となる。待にGaAs
1Cにおいては、半絶縁性基板使用により電界の広がり
が大きく、レイアウト寄生容はほかなり大きい。
FETのゲート幅を削減して行くと、FETの負荷駆動
能力はゲート幅に反比例して低下して行くことは明らか
である。特に、配線容借とレイアウト奇生容量とはFE
Tゲート幅に明確41依存性を持たない。しかも両者は
通常、計算等による予測が極めて困難である。以上によ
り、FETのゲート幅を削減して行くと明らかに速度劣
化が生ずる。
能力はゲート幅に反比例して低下して行くことは明らか
である。特に、配線容借とレイアウト奇生容量とはFE
Tゲート幅に明確41依存性を持たない。しかも両者は
通常、計算等による予測が極めて困難である。以上によ
り、FETのゲート幅を削減して行くと明らかに速度劣
化が生ずる。
以上を総合すると、高融点金1w5iをゲート金属に用
いたMESFETにより構成されるGaAsICは、高
gmのFET特性が容易に1′Jられる反面W31の高
低同率に起因した高いゲート寄生抵抗が存在するため、
高速動作を実現する上で、F「Tゲート幅には必ず11
】適値が依存することが明らかに予測される。しかるに
、従来これらの最適設計が考慮されておらず高速動作実
現の上で大きな不確定要因であった。
いたMESFETにより構成されるGaAsICは、高
gmのFET特性が容易に1′Jられる反面W31の高
低同率に起因した高いゲート寄生抵抗が存在するため、
高速動作を実現する上で、F「Tゲート幅には必ず11
】適値が依存することが明らかに予測される。しかるに
、従来これらの最適設計が考慮されておらず高速動作実
現の上で大きな不確定要因であった。
本発明の半導体装置は、トランジスタのドレイン・ソー
ス間電流と垂直方向のゲート電極寸法が30〜60IJ
aの範囲内に設定されていることを特徴とする。
ス間電流と垂直方向のゲート電極寸法が30〜60IJ
aの範囲内に設定されていることを特徴とする。
従来例で説明した欠点に鑑み、ゲート幅の最適化を計Q
機で行った結果が第2図、第3図に示されている。第2
図は等価回路図である。21は負荷FET、22は駆@
lFET、23は負荷容量である。前記の様に負荷容量
23は配線容量どレイアウト奇生容量とからなり、予め
予測困難であるため、図に示す種々の1直を想定した。
機で行った結果が第2図、第3図に示されている。第2
図は等価回路図である。21は負荷FET、22は駆@
lFET、23は負荷容量である。前記の様に負荷容量
23は配線容量どレイアウト奇生容量とからなり、予め
予測困難であるため、図に示す種々の1直を想定した。
第3図は、上述のインバータ回路でリング発振器を構成
し10られた1段当りの化m遅延「1間とゲート幅との
関係を示している。同図より、負荷容量の小さな場合を
除き、ゲート幅に最適値が存在することは明らかである
。
し10られた1段当りの化m遅延「1間とゲート幅との
関係を示している。同図より、負荷容量の小さな場合を
除き、ゲート幅に最適値が存在することは明らかである
。
特に注目すべきは負荷容量が10〜60fFど変化して
も最適ゲート幅は大きく変化しない点であり、このこと
は実用上手習である。即ち、計符等で予測内性な配線容
量、および特にレイアラ1〜寄生容0にある程度の不確
定さがあっても、111適ゲ一ト幅は変わらないことに
なるため、マスク設計および速度特性上の不確定さが除
去できる。
も最適ゲート幅は大きく変化しない点であり、このこと
は実用上手習である。即ち、計符等で予測内性な配線容
量、および特にレイアラ1〜寄生容0にある程度の不確
定さがあっても、111適ゲ一ト幅は変わらないことに
なるため、マスク設計および速度特性上の不確定さが除
去できる。
以上の計算は単一のゲートから成るFETに対するもの
であるが、前述のマルチフィンガー構造のFETにおけ
る単位フィンガー幅に関しても全く同様のことが言える
。ざらに第2図、第3図の例は厚さ0.5伽、ゲートE
L1.O伽のW3に対する値であるが、ゲート長0.5
趨の場合も、最適ゲート幅あるいは最適フィンガー幅は
同一であることを確認した。
であるが、前述のマルチフィンガー構造のFETにおけ
る単位フィンガー幅に関しても全く同様のことが言える
。ざらに第2図、第3図の例は厚さ0.5伽、ゲートE
L1.O伽のW3に対する値であるが、ゲート長0.5
趨の場合も、最適ゲート幅あるいは最適フィンガー幅は
同一であることを確認した。
以上を総合すると、高融点金属W SLをゲート金属に
用いたMESFETにより構成されるGaASICにお
いて、上記MESFETのゲート幅あるいは単位フィン
ガー幅は30趨〜601Jaの範囲内に設定することが
最適である。上記範囲外に設定された場合、寄生ゲート
抵抗および予期不能なレイアウト奇生容量のため、速度
特性に劣化あるいは予測困難な不確定さを生ずる。
用いたMESFETにより構成されるGaASICにお
いて、上記MESFETのゲート幅あるいは単位フィン
ガー幅は30趨〜601Jaの範囲内に設定することが
最適である。上記範囲外に設定された場合、寄生ゲート
抵抗および予期不能なレイアウト奇生容量のため、速度
特性に劣化あるいは予測困難な不確定さを生ずる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の半導体装置の一実施例の平面図である
。1は砒化ガリウムチップ、2は砒化ガリウム上に形成
された論理集積回路の内部論理部分、10は同部分に含
まれるFET拡大図である。
。1は砒化ガリウムチップ、2は砒化ガリウム上に形成
された論理集積回路の内部論理部分、10は同部分に含
まれるFET拡大図である。
3は集積回路の出力回路部分、11は同部分に含まれる
出力駆動用大ゲート幅FETの拡大図を示ず。
出力駆動用大ゲート幅FETの拡大図を示ず。
本実施例において、まず、イオン注入等によりFETそ
の他の活性層が形成され、続いて、高融点金属タングス
テンシリサイドWSi等がスパッタリングされ、さらに
ドライ〕−ツヂ等によりゲートとして形成される。本実
施例ではこの場合のゲート長は0.5〜1.5μmの範
囲の何れでも良い。
の他の活性層が形成され、続いて、高融点金属タングス
テンシリサイドWSi等がスパッタリングされ、さらに
ドライ〕−ツヂ等によりゲートとして形成される。本実
施例ではこの場合のゲート長は0.5〜1.5μmの範
囲の何れでも良い。
次に、寄生ゲートソース間抵抗低減のため高濃度N+層
が再び選択イオン注入等の方法で形成され、先はどの活
性層と一括して約800℃の高温アニール処理により活
性化される。本工程は自己整合的にN+層が形成される
ため高gmのFETを歩留り良く製造し得る。続いて、
FETのドレインおよびソースを形成するオーミック金
属化層4(例えば^u、Ge−Na系)が蒸着およびリ
フトオフ等の技法で形成される。次に、居間絶縁膜とし
て5L02あるいはSLNあるいは両者の積層が形成さ
れ、所要個所にドライエッチ等によるスルーボールが形
成された後、第2層配線がスパッタリングおよびイオン
ミーリング等の技術により形成される。
が再び選択イオン注入等の方法で形成され、先はどの活
性層と一括して約800℃の高温アニール処理により活
性化される。本工程は自己整合的にN+層が形成される
ため高gmのFETを歩留り良く製造し得る。続いて、
FETのドレインおよびソースを形成するオーミック金
属化層4(例えば^u、Ge−Na系)が蒸着およびリ
フトオフ等の技法で形成される。次に、居間絶縁膜とし
て5L02あるいはSLNあるいは両者の積層が形成さ
れ、所要個所にドライエッチ等によるスルーボールが形
成された後、第2層配線がスパッタリングおよびイオン
ミーリング等の技術により形成される。
第1図において、7および8は出力トランジスタの6要
93 F E Tのソースおよびドレインを形成するた
めの接続配線である。本実施例では上記の第2層配線で
形成され、オーミック金属化層4とはスルーホールを介
して電気的に接続されている。
93 F E Tのソースおよびドレインを形成するた
めの接続配線である。本実施例では上記の第2層配線で
形成され、オーミック金属化層4とはスルーホールを介
して電気的に接続されている。
以上のように形成された本実施例の集積回路において、
6は内部論理部のFETゲート幅であり、9は出力部駆
動FET11の単位フィンガー幅である。本実施例では
両者共に30〜60.0mの範囲に設定されている。駆
動FET11は4つの要素FETからなるので、全体と
してのゲート幅は120〜240amどなる。要素FE
Tの数を4から任意の値に増すことにより、より大ぎな
ゲート幅のFETを実現し1!7ることは明らかである
。
6は内部論理部のFETゲート幅であり、9は出力部駆
動FET11の単位フィンガー幅である。本実施例では
両者共に30〜60.0mの範囲に設定されている。駆
動FET11は4つの要素FETからなるので、全体と
してのゲート幅は120〜240amどなる。要素FE
Tの数を4から任意の値に増すことにより、より大ぎな
ゲート幅のFETを実現し1!7ることは明らかである
。
なお1本実施例においては、WSLを用い、かつ自己整
合プロセスによる高’Jm FETについて説明したが
、本発明はWSi等高抵抗金属をゲートとして使用1゛
るFETから構成される全ての論理集積回路に対してら
有効である。
合プロセスによる高’Jm FETについて説明したが
、本発明はWSi等高抵抗金属をゲートとして使用1゛
るFETから構成される全ての論理集積回路に対してら
有効である。
以上説明したように本発明は、内部に含まれるFETの
ゲート幅あるいは単位フィンガー幅を全て30〜60m
の範囲に設定することにより、以下に示すような効果が
ある。
ゲート幅あるいは単位フィンガー幅を全て30〜60m
の範囲に設定することにより、以下に示すような効果が
ある。
(1)高融点金属WSjと自己整合ブII レスによる
高9mFETを歩留りfi < ’Flj 造し1qる
4゜(2)WSjの抵抗率に起因1゛るへ]゛9グー1
〜直列抵抗による速度劣化J5 、J:び、配線等、′
Y−測不能な奇生容量に起因する速度特性の劣化および
不確定さを除去し117る。
高9mFETを歩留りfi < ’Flj 造し1qる
4゜(2)WSjの抵抗率に起因1゛るへ]゛9グー1
〜直列抵抗による速度劣化J5 、J:び、配線等、′
Y−測不能な奇生容量に起因する速度特性の劣化および
不確定さを除去し117る。
(3)上記、(1) 、 f2)を満しつつ、出力負荷
駆勅のため必要とされる大きなグー1〜幅を有するFE
Tを容易に、かつ任意のサイズで実現し1qる。
駆勅のため必要とされる大きなグー1〜幅を有するFE
Tを容易に、かつ任意のサイズで実現し1qる。
第1図は本発明の論理集積回路の一実施例の平面図、第
2図2第3図は従来技術の説明と本発明を考案するに至
った考案結果を示すもので、第2図は等何回路、第3図
は1ユられた結果を示す。 1・・・砒化ガリウムチップ、 2・・・内部論理部分、 3・・・出力回路部分、 4・・・オーミック金属、 5・・・WS+によるゲート、 6・・・内部FETゲート幅、 7・・・ソース電極接続配線、 8・・・ドレイン電極接続配線、 9・・・出力駆動FET単位フィンガー幅、10・・・
内部論理部内FET拡大図、11・・・出力負荷駆動用
FET拡大図、21・・・負荷FET、 22・・・ドライバFET。 23・・・寄生負荷容量。 特許出願人 日本電気株式会社 てノ・−J゛
2図2第3図は従来技術の説明と本発明を考案するに至
った考案結果を示すもので、第2図は等何回路、第3図
は1ユられた結果を示す。 1・・・砒化ガリウムチップ、 2・・・内部論理部分、 3・・・出力回路部分、 4・・・オーミック金属、 5・・・WS+によるゲート、 6・・・内部FETゲート幅、 7・・・ソース電極接続配線、 8・・・ドレイン電極接続配線、 9・・・出力駆動FET単位フィンガー幅、10・・・
内部論理部内FET拡大図、11・・・出力負荷駆動用
FET拡大図、21・・・負荷FET、 22・・・ドライバFET。 23・・・寄生負荷容量。 特許出願人 日本電気株式会社 てノ・−J゛
Claims (1)
- 【特許請求の範囲】 砒化ガリウム基板上に形成され、タングステンシリサイ
ドにより形成されたゲート電極を有するショットキー接
合型電界効果トランジスタにより構成される半導体装置
において、 前記トランジスタのドレイン・ソース間電流と垂直方向
のゲート電極寸法が30〜60μmの範囲内に設定され
ていることを特徴とする半導体装置。
Priority Applications (2)
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JP61191330A JPS6346779A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置 |
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JP61191330A JPS6346779A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置 |
Publications (1)
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JPS6346779A true JPS6346779A (ja) | 1988-02-27 |
Family
ID=16272761
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JP61191330A Pending JPS6346779A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置 |
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