JPS6041855B2 - Ｉｃ実装構造 - Google Patents
Ｉｃ実装構造Info
- Publication number
- JPS6041855B2 JPS6041855B2 JP53087596A JP8759678A JPS6041855B2 JP S6041855 B2 JPS6041855 B2 JP S6041855B2 JP 53087596 A JP53087596 A JP 53087596A JP 8759678 A JP8759678 A JP 8759678A JP S6041855 B2 JPS6041855 B2 JP S6041855B2
- Authority
- JP
- Japan
- Prior art keywords
- solder bumps
- chip
- solder
- circuit pattern
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、フリップチップＩＣのボンディング構造に関
するものである。
するものである。
従来のフリップチップＩＣのボンディング構造を第１図
に示すと、１はＩＣチップ、２はＩＣに設けられた半田
バンプ、３は、基板４上の回路パターンである。
に示すと、１はＩＣチップ、２はＩＣに設けられた半田
バンプ、３は、基板４上の回路パターンである。
ボンディングは、半田バンプ２を加熱溶融する事によつ
て行なわれるが、ギャングボンディングである為、ワイ
ヤーボンディングに較べて、作業性に優れ、又、信頼性
も高いという特徴を持つている。ところで、図に於て示
されるＨは、バンプ高さを表わし、Ｗは、バンプ間距離
を表わす。
て行なわれるが、ギャングボンディングである為、ワイ
ヤーボンディングに較べて、作業性に優れ、又、信頼性
も高いという特徴を持つている。ところで、図に於て示
されるＨは、バンプ高さを表わし、Ｗは、バンプ間距離
を表わす。
さて、一般にバンプ高さは、熱、その他の環境条件の変
化によつてボンディング部分に生ずる応力を緩和する為
に、或る程度大きな値を必要とする。
化によつてボンディング部分に生ずる応力を緩和する為
に、或る程度大きな値を必要とする。
又、隣接するバンプ間距離は、半田バンプの製作上、Ｉ
Ｃチップ上での半田蒸着面積を、半田バンプの直径より
、かなり大きく必要とし、又溶融時の、隣接する半田バ
ンプのショート防止の為に、或る程度大きな値を必要と
し、一般には、半田バンプの直径の２倍程度であつた。
結局ＩＣチップの大きさは、半田バンプの数と大きさで
決まり、従つて、フリップチップＩＰを腕時計等の小型
の回路実装に用いる場合、スペースの制約から、実用上
１０ピン程度の少数ピンのものにしか適用出来なかつた
。本発明は、上記欠点を除き、小型でかつ多ピンのフリ
ップチップＩＣをギャングボンディングする構造を提供
する事にある。
Ｃチップ上での半田蒸着面積を、半田バンプの直径より
、かなり大きく必要とし、又溶融時の、隣接する半田バ
ンプのショート防止の為に、或る程度大きな値を必要と
し、一般には、半田バンプの直径の２倍程度であつた。
結局ＩＣチップの大きさは、半田バンプの数と大きさで
決まり、従つて、フリップチップＩＰを腕時計等の小型
の回路実装に用いる場合、スペースの制約から、実用上
１０ピン程度の少数ピンのものにしか適用出来なかつた
。本発明は、上記欠点を除き、小型でかつ多ピンのフリ
ップチップＩＣをギャングボンディングする構造を提供
する事にある。
本発明を以下図によつて説明する。
第２図は、本発明の一例を示す断面図である。図に於て
、ＩＣチップ１１に半田バンプ１２が、蒸着、或はメッ
キ法によつて形成されている。
、ＩＣチップ１１に半田バンプ１２が、蒸着、或はメッ
キ法によつて形成されている。
一方回路基板１５に感光性レジスト１６がラＪミネート
されて、写真技術によりパターン１４の半田バンプ１２
に対応する部分に微細な穴があけられた後、穴部分に、
半田バンプ１３が形成されている。ボンディングは、半
田バンプ１２および１３を加熱溶融して行なわれる。こ
の時、半田バ ンプ１３が厚い感光性レジスト１６に周
囲を支えられているので、ＩＣチップ１１と、パターン
１４との間は、加熱溶融後も充分な高さを保持する。又
、半田バンプ１２は比較的薄く形成されている為、隣接
する半田バンプ間でショートする事がない。本発明によ
れば、従来、ＩＣチップ側に形成されていた半田バンプ
を、ＩＣチップと回路パターン上に分離した為、半田バ
ンプを小さく作る事が出来、従つて、半田バンプ間距離
を大巾に縮められる為多ピンＩＣでも小型に作る事が出
来る。
されて、写真技術によりパターン１４の半田バンプ１２
に対応する部分に微細な穴があけられた後、穴部分に、
半田バンプ１３が形成されている。ボンディングは、半
田バンプ１２および１３を加熱溶融して行なわれる。こ
の時、半田バ ンプ１３が厚い感光性レジスト１６に周
囲を支えられているので、ＩＣチップ１１と、パターン
１４との間は、加熱溶融後も充分な高さを保持する。又
、半田バンプ１２は比較的薄く形成されている為、隣接
する半田バンプ間でショートする事がない。本発明によ
れば、従来、ＩＣチップ側に形成されていた半田バンプ
を、ＩＣチップと回路パターン上に分離した為、半田バ
ンプを小さく作る事が出来、従つて、半田バンプ間距離
を大巾に縮められる為多ピンＩＣでも小型に作る事が出
来る。
又、半田バンプの大部分の周囲を、ソルダーレジストに
よつて支えている為、隣接する半田バンプがショートす
る事がない。又さらに、回路パターン上の半田バンプは
、写真技術により、精確に、かつ任意の形状で、正確な
位置に作る事が出来るので、半田バンプと結合する回路
パターンの形状は、どんな形でも良く、又細密なものが
作れる。以上述べた如く、本発明は、多ピンのフリップ
チップＩＣを小型に実装出来、かつ、信頼性の高いボン
ディングが出来るので、特に腕時計等の小型回路実装に
有効で、その効果は大きい。
よつて支えている為、隣接する半田バンプがショートす
る事がない。又さらに、回路パターン上の半田バンプは
、写真技術により、精確に、かつ任意の形状で、正確な
位置に作る事が出来るので、半田バンプと結合する回路
パターンの形状は、どんな形でも良く、又細密なものが
作れる。以上述べた如く、本発明は、多ピンのフリップ
チップＩＣを小型に実装出来、かつ、信頼性の高いボン
ディングが出来るので、特に腕時計等の小型回路実装に
有効で、その効果は大きい。
第１図は、従来例を示す１Ｃ実装部の断面図、第２図は
、本発明の一実施例を示すＩＣ実装部の断面図である。
、本発明の一実施例を示すＩＣ実装部の断面図である。
Claims (1)
- １ 回路基板上の回路パターンを少くともＩＣチップ実
装部を覆うようにソルダーレジストを設けて前記ＩＣチ
ップ実装部には実装さるべきＩＣチップの半田バンプの
各々と対応する位置に前記ソルダーレジストに小孔を設
けかつ該小孔の底部に露出した前記回路パターン面にも
半田バンプを形成し、前記ＩＣチップの半田バンプと前
記回路パターン面の半田バンプとを各々突合せ接合して
ギャングボンディングしたことを特徴とするＩＣ実装構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53087596A JPS6041855B2 (ja) | 1978-07-18 | 1978-07-18 | Ｉｃ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53087596A JPS6041855B2 (ja) | 1978-07-18 | 1978-07-18 | Ｉｃ実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5513986A JPS5513986A (en) | 1980-01-31 |
| JPS6041855B2 true JPS6041855B2 (ja) | 1985-09-19 |
Family
ID=13919369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53087596A Expired JPS6041855B2 (ja) | 1978-07-18 | 1978-07-18 | Ｉｃ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041855B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013038235A (ja) * | 2011-08-08 | 2013-02-21 | Kaneka Corp | 新規な導電層一体型フレキシブルプリント基板 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209194A (ja) * | 1982-05-31 | 1983-12-06 | 日本電気株式会社 | リ−ドレスチツプキヤリヤとプリント回路基板とのはんだ接続方法 |
| JPH1126631A (ja) | 1997-07-02 | 1999-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
-
1978
- 1978-07-18 JP JP53087596A patent/JPS6041855B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013038235A (ja) * | 2011-08-08 | 2013-02-21 | Kaneka Corp | 新規な導電層一体型フレキシブルプリント基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5513986A (en) | 1980-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6180265B1 (en) | Flip chip solder bump pad | |
| EP0734059B1 (en) | Chip sized semiconductor device and a process for making it | |
| US5661089A (en) | Method for making a semiconductor chip package with enhanced thermal conductivity | |
| JP5677283B2 (ja) | 補強構造を有するダイ基板 | |
| US5413964A (en) | Photo-definable template for semiconductor chip alignment | |
| US6036836A (en) | Process to create metallic stand-offs on an electronic circuit | |
| JP2007027381A (ja) | 半導体装置及び電子装置 | |
| JPH08340002A (ja) | 半導体装置の製造方法 | |
| JPS6041855B2 (ja) | Ｉｃ実装構造 | |
| US20060160348A1 (en) | Semiconductor element with under bump metallurgy structure and fabrication method thereof | |
| US4965700A (en) | Thin film package for mixed bonding of chips | |
| JP3263875B2 (ja) | 表面実装型電子部品の製造方法及び表面実装型電子部品 | |
| JP2866465B2 (ja) | 電子部品 | |
| JP2760360B2 (ja) | はんだバンプとその製造方法 | |
| KR0152559B1 (ko) | 솔더 범프의 제조방법 | |
| JPS6079763A (ja) | 半導体装置 | |
| JPH0537146A (ja) | 配線基板 | |
| JP2841825B2 (ja) | 混成集積回路 | |
| KR19990038420A (ko) | 인쇄회로기판의 랜드패턴 | |
| JPH05166811A (ja) | 半田バンプの形成方法 | |
| JPS5989438A (ja) | 半導体装置 | |
| JP2726592B2 (ja) | 配線基板 | |
| JPH0997795A (ja) | バンプ形成方法 | |
| JPH08316605A (ja) | ボールグリッドアレイ実装方式 | |
| JP2734684B2 (ja) | 半導体素子パッケージ |