JPH0537146A - 配線基板 - Google Patents
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- JPH0537146A JPH0537146A JP18635591A JP18635591A JPH0537146A JP H0537146 A JPH0537146 A JP H0537146A JP 18635591 A JP18635591 A JP 18635591A JP 18635591 A JP18635591 A JP 18635591A JP H0537146 A JPH0537146 A JP H0537146A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 電子部品を実装する際において、電子部品の
位置ずれを引き起こすことなく、かつ半田付け不良を発
生させることなく、電子部品を良好に実装できるように
する。 【構成】 絶縁性基材１上に導体層をパターニングして
形成された配線パターン２を有すると共に、その所要箇
所に、導電化されたスルーホール３を有し、チップ部品
実装部分に、配線パターン２から延びるランド４が同じ
く導体層にて形成され、ランド４以外の部分にソルダー
レジスト５が形成された配線基板において、ランド４上
に凹凸形状を有する半田層６を形成して構成する。
位置ずれを引き起こすことなく、かつ半田付け不良を発
生させることなく、電子部品を良好に実装できるように
する。 【構成】 絶縁性基材１上に導体層をパターニングして
形成された配線パターン２を有すると共に、その所要箇
所に、導電化されたスルーホール３を有し、チップ部品
実装部分に、配線パターン２から延びるランド４が同じ
く導体層にて形成され、ランド４以外の部分にソルダー
レジスト５が形成された配線基板において、ランド４上
に凹凸形状を有する半田層６を形成して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、表面に、半導体チップ
等の電子部品が実装される導体層により形成されたラン
ドを有する配線基板に関する。
等の電子部品が実装される導体層により形成されたラン
ドを有する配線基板に関する。
【０００２】
【従来の技術】これまでの半導体チップの接合方式とし
ては、半導体チップを樹脂パッケージ内に封止して構成
したＩＣをプリント配線基板に接続するという方法が一
般的であった。しかし、プリント配線基板の配線パター
ンがファインピッチ化してくると、上記方法では、実装
密度が上がらないという問題がある。そこで、現在で
は、直接半導体チップをプリント配線基板に接続するこ
とにより、実装密度を向上させるようにしている。
ては、半導体チップを樹脂パッケージ内に封止して構成
したＩＣをプリント配線基板に接続するという方法が一
般的であった。しかし、プリント配線基板の配線パター
ンがファインピッチ化してくると、上記方法では、実装
密度が上がらないという問題がある。そこで、現在で
は、直接半導体チップをプリント配線基板に接続するこ
とにより、実装密度を向上させるようにしている。
【０００３】半導体チップを直接配線基板に接合させる
方式としては、金線を使用したワイヤボンディング法や
配線基板あるいは半導体チップにバンプを形成してこの
バンプを介して半導体チップを接続する方法（バンプ
法）がある。前者のワイヤボンディング法は、後者のバ
ンプ法に比べて作業性及び実装密度が劣ることから、今
日では、後者のバンプ法が実装密度を上げる技術として
注目されている。
方式としては、金線を使用したワイヤボンディング法や
配線基板あるいは半導体チップにバンプを形成してこの
バンプを介して半導体チップを接続する方法（バンプ
法）がある。前者のワイヤボンディング法は、後者のバ
ンプ法に比べて作業性及び実装密度が劣ることから、今
日では、後者のバンプ法が実装密度を上げる技術として
注目されている。
【０００４】このバンプ法は、具体的には、半導体チッ
プのアクティブ面（表面）を下向きにして配線基板と向
い合わせ、更に双方の接続点をバンプを介して電気的に
接続させるというものである（フェースダウン接合方
式）。
プのアクティブ面（表面）を下向きにして配線基板と向
い合わせ、更に双方の接続点をバンプを介して電気的に
接続させるというものである（フェースダウン接合方
式）。
【０００５】従来の配線基板は、図９に示すように、絶
縁性基材２１上に形成した導体層によるランド２２上に
例えば厚み３〜５μｍ程度の共晶半田２３を形成するよ
うにしている。尚、２４はソルダーレジストである。
縁性基材２１上に形成した導体層によるランド２２上に
例えば厚み３〜５μｍ程度の共晶半田２３を形成するよ
うにしている。尚、２４はソルダーレジストである。
【０００６】そして、バンプ付き半導体チップＣを配線
基板上に実装する場合は、配線基板のランド２２上に半
導体チップＣを配置した後、共晶半田２３が溶融する温
度にてリフロー処理することにより、共晶半田２３を溶
融させて半導体チップＣのバンプ２５を配線基板上のラ
ンド２２に電気的に接続するようにしている。
基板上に実装する場合は、配線基板のランド２２上に半
導体チップＣを配置した後、共晶半田２３が溶融する温
度にてリフロー処理することにより、共晶半田２３を溶
融させて半導体チップＣのバンプ２５を配線基板上のラ
ンド２２に電気的に接続するようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
配線基板においては、ランド２２上に共晶半田２３を例
えばめっき等の析出法等を用いて形成するようにしてい
るため、図９に示すように、共晶半田２３は、ランド２
２上において、ほぼ半球状の形で形成される。そのた
め、半導体チップＣの実装時において、半導体チップＣ
の位置がずれ易いという問題があった。特に、半導体チ
ップＣの実装時に行うリフロー処理にて、半導体チップ
Ｃが共晶半田２３上を移動し、半導体チップＣの位置ず
れを起こし易いという欠点がある。この位置ずれは、搬
送時においても生じていた。
配線基板においては、ランド２２上に共晶半田２３を例
えばめっき等の析出法等を用いて形成するようにしてい
るため、図９に示すように、共晶半田２３は、ランド２
２上において、ほぼ半球状の形で形成される。そのた
め、半導体チップＣの実装時において、半導体チップＣ
の位置がずれ易いという問題があった。特に、半導体チ
ップＣの実装時に行うリフロー処理にて、半導体チップ
Ｃが共晶半田２３上を移動し、半導体チップＣの位置ず
れを起こし易いという欠点がある。この位置ずれは、搬
送時においても生じていた。
【０００８】また、通常、半導体チップＣのバンプ２５
には、その高さに製造上のばらつきがあるが、半導体チ
ップＣの実装時、半球形状の共晶半田２３では、そのば
らつきを吸収することができず、その結果、配線基板の
ランド２２と半導体チップＣのバンプ２５間において、
半田付け不良が発生し易く、半導体チップＣを実装した
配線基板の信頼性が著しく劣化するという不都合があっ
た。
には、その高さに製造上のばらつきがあるが、半導体チ
ップＣの実装時、半球形状の共晶半田２３では、そのば
らつきを吸収することができず、その結果、配線基板の
ランド２２と半導体チップＣのバンプ２５間において、
半田付け不良が発生し易く、半導体チップＣを実装した
配線基板の信頼性が著しく劣化するという不都合があっ
た。
【０００９】また、配線基板に半導体チップＣを実装す
る際、ランド２２の位置を画像処理等で確かめながら行
うが、ランド２２上に半球形状の共晶半田２３が形成さ
れている場合、その正確な位置をつかみにくいという不
都合があった。
る際、ランド２２の位置を画像処理等で確かめながら行
うが、ランド２２上に半球形状の共晶半田２３が形成さ
れている場合、その正確な位置をつかみにくいという不
都合があった。
【００１０】本発明は、このような課題に鑑み成された
もので、その目的とするところは、半導体チップを実装
する際において、半導体チップの位置ずれを引き起こす
ことなく、かつ半田付け不良を発生させることなく、半
導体チップを良好に実装することができる配線基板を提
供することにある。
もので、その目的とするところは、半導体チップを実装
する際において、半導体チップの位置ずれを引き起こす
ことなく、かつ半田付け不良を発生させることなく、半
導体チップを良好に実装することができる配線基板を提
供することにある。
【００１１】
【課題を解決するための手段】本発明は、表面に、電子
部品Ｃが実装されるランド４が形成された配線基板にお
いて、ランド４上に凹凸形状の導体層（半田層６）を設
けて構成する。
部品Ｃが実装されるランド４が形成された配線基板にお
いて、ランド４上に凹凸形状の導体層（半田層６）を設
けて構成する。
【００１２】また、本発明は、上記配線基板において、
ランド４自体を凹凸形状に形成して構成する。
ランド４自体を凹凸形状に形成して構成する。
【００１３】
【作用】上述の本発明の第１の構成によれば、ランド４
上に凹凸形状の導体層（半田層６）を設けるようにした
ので、従来の半球形状の半田の場合と異なり、電子部品
Ｃを、その接続部（バンプ１０）を導体層６にて囲むよ
うにして実装することができる。従って、電子部品Ｃの
実装時において、電子部品Ｃの位置がずれるということ
が回避され、また、リフロー処理において、電子部品Ｃ
がランド４上を移動するという現象も回避される。もち
ろん搬送時における電子部品Ｃの位置ずれも防止するこ
とができる。
上に凹凸形状の導体層（半田層６）を設けるようにした
ので、従来の半球形状の半田の場合と異なり、電子部品
Ｃを、その接続部（バンプ１０）を導体層６にて囲むよ
うにして実装することができる。従って、電子部品Ｃの
実装時において、電子部品Ｃの位置がずれるということ
が回避され、また、リフロー処理において、電子部品Ｃ
がランド４上を移動するという現象も回避される。もち
ろん搬送時における電子部品Ｃの位置ずれも防止するこ
とができる。
【００１４】また、ランド４上に形成される導体層６が
凹凸形状を有しているため、この導体層６を、電子部品
Ｃをランド４に対して位置決めする際の位置決め用マー
クとして利用することができる。即ち、例えば画像処理
にてランド４の位置を探る場合、導体層６が凹凸形状と
なっているため、ランド４の位置を認識し易い。そのた
め、導体層６自体を位置決め用マークとして有効に利用
することができる。従って、本発明の場合、電子部品Ｃ
をランド４に高精度に実装することが可能となる。
凹凸形状を有しているため、この導体層６を、電子部品
Ｃをランド４に対して位置決めする際の位置決め用マー
クとして利用することができる。即ち、例えば画像処理
にてランド４の位置を探る場合、導体層６が凹凸形状と
なっているため、ランド４の位置を認識し易い。そのた
め、導体層６自体を位置決め用マークとして有効に利用
することができる。従って、本発明の場合、電子部品Ｃ
をランド４に高精度に実装することが可能となる。
【００１５】また、通常、電子部品Ｃの接続部（バンプ
１０）には、その高さに製造上のばらつきがあるが、電
子部品Ｃの実装時、凹凸形状の導体層６にてそのばらつ
きを吸収することができるため、配線基板のランド４と
電子部品Ｃの接続部（バンプ１０）間における半田付け
不良は生じ難くなる。
１０）には、その高さに製造上のばらつきがあるが、電
子部品Ｃの実装時、凹凸形状の導体層６にてそのばらつ
きを吸収することができるため、配線基板のランド４と
電子部品Ｃの接続部（バンプ１０）間における半田付け
不良は生じ難くなる。
【００１６】このようなことから、本発明に係る配線基
板によれば、電子部品Ｃを実装する際において、電子部
品Ｃの位置ずれを引き起こすことなく、かつ半田付け不
良を発生させることなく、電子部品Ｃを良好に実装する
ことができ、電子部品Ｃを実装した配線基板の信頼性を
大幅に向上させることができる。
板によれば、電子部品Ｃを実装する際において、電子部
品Ｃの位置ずれを引き起こすことなく、かつ半田付け不
良を発生させることなく、電子部品Ｃを良好に実装する
ことができ、電子部品Ｃを実装した配線基板の信頼性を
大幅に向上させることができる。
【００１７】また、上述の本発明の第２の構成によれ
ば、ランド４自体を凹凸形状に形成するようにしたの
で、ランド４上に形成される半田層６の形状も、ランド
４の形状を反映して凹凸形状となる。従って、この構成
においても、上記第１の構成と同様に、電子部品Ｃを実
装する際において、電子部品Ｃの位置ずれを引き起こす
ことなく、かつ半田付け不良を発生させることなく、電
子部品Ｃを良好に実装することができ、電子部品Ｃを実
装した配線基板の信頼性を大幅に向上させることができ
る。
ば、ランド４自体を凹凸形状に形成するようにしたの
で、ランド４上に形成される半田層６の形状も、ランド
４の形状を反映して凹凸形状となる。従って、この構成
においても、上記第１の構成と同様に、電子部品Ｃを実
装する際において、電子部品Ｃの位置ずれを引き起こす
ことなく、かつ半田付け不良を発生させることなく、電
子部品Ｃを良好に実装することができ、電子部品Ｃを実
装した配線基板の信頼性を大幅に向上させることができ
る。
【００１８】
【実施例】以下、図１〜図８を参照しながら本発明の実
施例を説明する。図１は、第１実施例に係る配線基板の
要部（電子部品の接続部分）を示す構成図である。
施例を説明する。図１は、第１実施例に係る配線基板の
要部（電子部品の接続部分）を示す構成図である。
【００１９】この配線基板は、絶縁性基材１上に導体層
をパターニングして形成された配線パターン２を有する
と共に、その所要箇所において、導電化されたスルーホ
ール３を有し、特に、チップ部品実装部分において、上
記配線パターン２から延びる多数のランド（図示の例で
はランドを代表的に１つで示す）４が同じく導体層にて
形成されている。尚、このランド４以外の部分（スルー
ホール３を含む）にはソルダーレジスト５が被覆されて
いる。
をパターニングして形成された配線パターン２を有する
と共に、その所要箇所において、導電化されたスルーホ
ール３を有し、特に、チップ部品実装部分において、上
記配線パターン２から延びる多数のランド（図示の例で
はランドを代表的に１つで示す）４が同じく導体層にて
形成されている。尚、このランド４以外の部分（スルー
ホール３を含む）にはソルダーレジスト５が被覆されて
いる。
【００２０】しかして、本例においては、露出するラン
ド４上に凹凸形状を有する半田層６が形成されて構成さ
れている。この凹凸形状は、例えば図２Ａに示すよう
に、外形が平面矩形状となされた半田層６において、そ
の左右両側に２つの凸部（斜線で示す）６ａを設け、中
央に凹部６ｂを設けた形状にしてもよいし、図２Ｂに示
すように、平面Ｌ字状の凸部６ａを設け、そのＬ字状の
内側２辺にて凹部６ｂの一部を囲むように形成してもよ
い。また、図２Ｃに示すように、中央の凹部６ｂを平面
枠状に形成された凸部６ａにて囲むように形成してもよ
い。
ド４上に凹凸形状を有する半田層６が形成されて構成さ
れている。この凹凸形状は、例えば図２Ａに示すよう
に、外形が平面矩形状となされた半田層６において、そ
の左右両側に２つの凸部（斜線で示す）６ａを設け、中
央に凹部６ｂを設けた形状にしてもよいし、図２Ｂに示
すように、平面Ｌ字状の凸部６ａを設け、そのＬ字状の
内側２辺にて凹部６ｂの一部を囲むように形成してもよ
い。また、図２Ｃに示すように、中央の凹部６ｂを平面
枠状に形成された凸部６ａにて囲むように形成してもよ
い。
【００２１】尚、ランド４（及び半田層６）の外形形状
は、上記矩形のほか、円形でもよく限定されるものでは
ない。また、半田層６の凹凸形状も、図２で示した例
は、ほんの一例に過ぎず、種々の形状が考えられる。
は、上記矩形のほか、円形でもよく限定されるものでは
ない。また、半田層６の凹凸形状も、図２で示した例
は、ほんの一例に過ぎず、種々の形状が考えられる。
【００２２】次に、上記第１実施例に係る配線基板の形
成方法の一例を図３及び図４に基いて説明する。尚、図
１と対応するものについては同符号を記す。
成方法の一例を図３及び図４に基いて説明する。尚、図
１と対応するものについては同符号を記す。
【００２３】まず、図３Ａに示すように、絶縁性基材１
の両面に銅箔７が形成された銅張り基板８を用意し、こ
の銅張り基板８の所要位置にスルーホール３を穿設す
る。その後、この銅張り基板８に、無電界めっき及び銅
めっきを施して、スルーホール３を含む全面に銅めっき
層９を形成する。その後、銅めっき層９及びその下層の
銅箔７をパターニングして、絶縁性基材１上に配線パタ
ーン２と該配線パターン２から延びるランド４を形成す
る。
の両面に銅箔７が形成された銅張り基板８を用意し、こ
の銅張り基板８の所要位置にスルーホール３を穿設す
る。その後、この銅張り基板８に、無電界めっき及び銅
めっきを施して、スルーホール３を含む全面に銅めっき
層９を形成する。その後、銅めっき層９及びその下層の
銅箔７をパターニングして、絶縁性基材１上に配線パタ
ーン２と該配線パターン２から延びるランド４を形成す
る。
【００２４】次に、図３Ｂに示すように、ランド４を除
いた部分の全面にソルダーレジスト５を形成する。その
後、露出するランド４上に選択的に半田層６ｂをコーテ
ィングする。
いた部分の全面にソルダーレジスト５を形成する。その
後、露出するランド４上に選択的に半田層６ｂをコーテ
ィングする。
【００２５】次に、図３Ｃに示すように、ランド４上に
形成された半田層６ｂの表面中、その一部のみにレジス
ト膜９を形成する。その後、露出する半田層６ｂ上に例
えば半田鍍金、Ｄｉｐ等で半田層６ａをコーティングす
る。ここで、半田層６ａの部分が凸部、レジスト膜下に
おける半田層６ｂの部分が凹部となる。
形成された半田層６ｂの表面中、その一部のみにレジス
ト膜９を形成する。その後、露出する半田層６ｂ上に例
えば半田鍍金、Ｄｉｐ等で半田層６ａをコーティングす
る。ここで、半田層６ａの部分が凸部、レジスト膜下に
おける半田層６ｂの部分が凹部となる。
【００２６】次に、図４に示すように、上記半田層６ｂ
上のレジスト膜９を剥離して第１実施例に係る配線基板
を得る。
上のレジスト膜９を剥離して第１実施例に係る配線基板
を得る。
【００２７】この第１実施例によれば、ランド４上に凹
凸形状の半田層６を設けるようにしたので、従来の半球
形状の半田の場合と異なり、図１に示すように、バンプ
付き半導体チップＣを、そのバンプ１０を半田層６にて
囲むようにして実装することができる。従って、半導体
チップＣの実装時において、半導体チップＣの位置がず
れるということが回避され、また、リフロー処理におい
て、半導体チップＣがランド４上を移動するという現象
も回避される。もちろん搬送時における半導体チップＣ
の位置ずれも防止することができる。
凸形状の半田層６を設けるようにしたので、従来の半球
形状の半田の場合と異なり、図１に示すように、バンプ
付き半導体チップＣを、そのバンプ１０を半田層６にて
囲むようにして実装することができる。従って、半導体
チップＣの実装時において、半導体チップＣの位置がず
れるということが回避され、また、リフロー処理におい
て、半導体チップＣがランド４上を移動するという現象
も回避される。もちろん搬送時における半導体チップＣ
の位置ずれも防止することができる。
【００２８】また、ランド４上に形成される半田層６が
凹凸形状を有しているため、この半田層６を、半導体チ
ップＣをランド４に対して位置決めする際の位置決め用
マークとして利用することができる。即ち、例えば画像
処理にてランド４の位置を探る場合、ランド４の上層に
形成された半田層６が凹凸形状となっているため、ラン
ド４の位置を認識し易い。そのため、半田層６自体を位
置決め用マークとして有効に利用することができる。従
って、上記第１実施例に係る配線基板の場合、半導体チ
ップＣをランド４に高精度に実装することが可能とな
る。
凹凸形状を有しているため、この半田層６を、半導体チ
ップＣをランド４に対して位置決めする際の位置決め用
マークとして利用することができる。即ち、例えば画像
処理にてランド４の位置を探る場合、ランド４の上層に
形成された半田層６が凹凸形状となっているため、ラン
ド４の位置を認識し易い。そのため、半田層６自体を位
置決め用マークとして有効に利用することができる。従
って、上記第１実施例に係る配線基板の場合、半導体チ
ップＣをランド４に高精度に実装することが可能とな
る。
【００２９】また、通常、半導体チップＣのバンプ１０
には、その高さに製造上のばらつきがあるが、半導体チ
ップＣの実装時、凹凸形状の半田層６にてそのばらつき
を吸収することができるため、配線基板のランド４と半
導体チップＣのバンプ１０間における半田付け不良は生
じ難くなる。
には、その高さに製造上のばらつきがあるが、半導体チ
ップＣの実装時、凹凸形状の半田層６にてそのばらつき
を吸収することができるため、配線基板のランド４と半
導体チップＣのバンプ１０間における半田付け不良は生
じ難くなる。
【００３０】このようなことから、上記第１実施例に係
る配線基板によれば、バンプ付き半導体チップＣを実装
する際において、半導体チップＣの位置ずれを引き起こ
すことなく、かつ半田付け不良を発生させることなく、
半導体チップＣを良好に実装することができ、半導体チ
ップＣを実装した配線基板の信頼性を大幅に向上させる
ことができる。
る配線基板によれば、バンプ付き半導体チップＣを実装
する際において、半導体チップＣの位置ずれを引き起こ
すことなく、かつ半田付け不良を発生させることなく、
半導体チップＣを良好に実装することができ、半導体チ
ップＣを実装した配線基板の信頼性を大幅に向上させる
ことができる。
【００３１】上記第１実施例では、ランド４上に凹凸形
状を有する半田層６を形成するようにしたが、次に、ラ
ンド４自体を凹凸形状にした第２実施例について図５〜
図７を参照しながら説明する。尚、図１と対応するもの
については同符号を記す。
状を有する半田層６を形成するようにしたが、次に、ラ
ンド４自体を凹凸形状にした第２実施例について図５〜
図７を参照しながら説明する。尚、図１と対応するもの
については同符号を記す。
【００３２】この第２実施例に係る配線基板は、図５に
示すように、ランド４自体が凹凸形状となっている。そ
して、この凹凸形状に形成されたランド４上に半田層６
が形成されて構成されている。半田層６は、下層のラン
ド４の形状をそのまま反映してランド４と同じような凹
凸形状に形成されている。
示すように、ランド４自体が凹凸形状となっている。そ
して、この凹凸形状に形成されたランド４上に半田層６
が形成されて構成されている。半田層６は、下層のラン
ド４の形状をそのまま反映してランド４と同じような凹
凸形状に形成されている。
【００３３】次に、この第２実施例に係る配線基板の形
成方法を図６及び図７に基いて説明する。
成方法を図６及び図７に基いて説明する。
【００３４】まず、図６Ａに示すように、絶縁性基材１
の両面に銅箔７が形成された銅張り基板８を用意し、こ
の銅張り基板８の所要位置にスルーホール３を穿設す
る。その後、この銅張り基板８の銅箔７をパターニング
して、絶縁性基材１上に配線パターン２と該配線パター
ン２から延びるランド４を形成する。
の両面に銅箔７が形成された銅張り基板８を用意し、こ
の銅張り基板８の所要位置にスルーホール３を穿設す
る。その後、この銅張り基板８の銅箔７をパターニング
して、絶縁性基材１上に配線パターン２と該配線パター
ン２から延びるランド４を形成する。
【００３５】次に、図６Ｂに示すように、全面にレジス
ト膜１１を形成した後、ランド４上の所要箇所における
レジスト膜１１を除去して開口１１ａを形成する。
ト膜１１を形成した後、ランド４上の所要箇所における
レジスト膜１１を除去して開口１１ａを形成する。
【００３６】次に、図６Ｃに示すように、無電界めっき
及び銅めっきを施す。このとき、スルーホール３の内壁
及びランド４中、開口１１ａから露出する部分のみに銅
めっき層９が形成される。
及び銅めっきを施す。このとき、スルーホール３の内壁
及びランド４中、開口１１ａから露出する部分のみに銅
めっき層９が形成される。
【００３７】次に、図７Ａに示すように、レジスト膜１
１を剥離する。このとき、ランド４は、上記図６Ｃで形
成した銅めっき層９によって、ランド４自体が凹凸形状
に形成された形となる。
１を剥離する。このとき、ランド４は、上記図６Ｃで形
成した銅めっき層９によって、ランド４自体が凹凸形状
に形成された形となる。
【００３８】次に、図７Ｂに示すように、ランド４を除
いた部分の全面にソルダーレジスト５を形成する。その
後、露出する凹凸形状となされたランド４上に例えば半
田鍍金、Ｄｉｐ等で半田層６をコーティングして第２実
施例に係る配線基板を得る。このとき、この半田層６
は、下層のランド４の形状に沿って凹凸形状に形成され
る。
いた部分の全面にソルダーレジスト５を形成する。その
後、露出する凹凸形状となされたランド４上に例えば半
田鍍金、Ｄｉｐ等で半田層６をコーティングして第２実
施例に係る配線基板を得る。このとき、この半田層６
は、下層のランド４の形状に沿って凹凸形状に形成され
る。
【００３９】この第２実施例によれば、ランド４自体を
凹凸形状に形成するようにしたので、ランド４上に形成
される半田層６の形状も、ランド４の形状を反映して凹
凸形状となる。従って、この例においても、上記第１実
施例と同様に、半導体チップＣを実装する際において、
半導体チップＣの位置ずれを引き起こすことなく、かつ
半田付け不良を発生させることなく、半導体チップＣを
良好に実装することができ、半導体チップＣを実装した
配線基板の信頼性を大幅に向上させることができる。
凹凸形状に形成するようにしたので、ランド４上に形成
される半田層６の形状も、ランド４の形状を反映して凹
凸形状となる。従って、この例においても、上記第１実
施例と同様に、半導体チップＣを実装する際において、
半導体チップＣの位置ずれを引き起こすことなく、かつ
半田付け不良を発生させることなく、半導体チップＣを
良好に実装することができ、半導体チップＣを実装した
配線基板の信頼性を大幅に向上させることができる。
【００４０】ところで、上記第１実施例及び第２実施例
において、半導体チップＣのバンプ１０に対応するラン
ド４全てを凹凸形状に形成するようにしても良いが、図
８に示すように、半導体チップＣのバンプ１０中、コー
ナー部に形成されたバンプ１０ｃに対応するランド４ｃ
（及び半田層６ｃ）のみを凹凸形状に形成するようにし
ても良い。尚、図８において、斜線で示す部分は、凸部
を示す。
において、半導体チップＣのバンプ１０に対応するラン
ド４全てを凹凸形状に形成するようにしても良いが、図
８に示すように、半導体チップＣのバンプ１０中、コー
ナー部に形成されたバンプ１０ｃに対応するランド４ｃ
（及び半田層６ｃ）のみを凹凸形状に形成するようにし
ても良い。尚、図８において、斜線で示す部分は、凸部
を示す。
【００４１】
【発明の効果】本発明に係る配線基板によれば、電子部
品を実装する際において、電子部品の位置ずれを引き起
こすことなく、かつ半田付け不良を発生させることな
く、電子部品を良好に実装することができる。
品を実装する際において、電子部品の位置ずれを引き起
こすことなく、かつ半田付け不良を発生させることな
く、電子部品を良好に実装することができる。
【図１】第１実施例に係る配線基板の要部（電子部品の
接続部分）を示す構成図。
接続部分）を示す構成図。
【図２】半田層の凹凸形状の例を示す平面図。
【図３】第１実施例に係る配線基板の形成方法を示す工
程図（その１）。
程図（その１）。
【図４】第１実施例に係る配線基板の形成方法を示す工
程図（その２）。
程図（その２）。
【図５】第２実施例に係る配線基板の要部（電子部品の
接続部分）を示す構成図。
接続部分）を示す構成図。
【図６】第２実施例に係る配線基板の形成方法を示す工
程図（その１）。
程図（その１）。
【図７】第２実施例に係る配線基板の形成方法を示す工
程図（その２）。
程図（その２）。
【図８】半導体チップのバンプに対するランド（及び半
田層）の形成パターンの一例を示す平面図。
田層）の形成パターンの一例を示す平面図。
【図９】従来例に係る配線基板の要部（電子部品の接続
部分）を示す構成図。
部分）を示す構成図。
１ 絶縁性基材
２ 配線パターン
３ スルーホール
４ ランド
５ ソルダーレジスト
６ 半田層
６ａ 凸部
６ｂ 凹部
１０ バンプ
Ｃ 半導体チップ
Claims (2)
- 【請求項１】 表面に、電子部品が実装されるランドが
形成された配線基板において、 上記ランド上に凹凸形状の導体層を設けたことを特徴と
する配線基板。 - 【請求項２】 表面に、電子部品が実装されるランドが
形成された配線基板において、 上記ランド自体が凹凸形状になっていることを特徴とす
る配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18635591A JPH0537146A (ja) | 1991-07-25 | 1991-07-25 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18635591A JPH0537146A (ja) | 1991-07-25 | 1991-07-25 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537146A true JPH0537146A (ja) | 1993-02-12 |
Family
ID=16186917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18635591A Pending JPH0537146A (ja) | 1991-07-25 | 1991-07-25 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537146A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511306A (en) * | 1994-04-05 | 1996-04-30 | Compaq Computer Corporation | Masking of circuit board vias to reduce heat-induced board and chip carrier package warp during wavesolder process |
| US5822856A (en) * | 1996-06-28 | 1998-10-20 | International Business Machines Corporation | Manufacturing circuit board assemblies having filled vias |
| KR20020058205A (ko) * | 2000-12-29 | 2002-07-12 | 마이클 디. 오브라이언 | 회로기판 및 이를 이용한 반도체패키지 |
| JP2009260008A (ja) * | 2008-04-16 | 2009-11-05 | Nikon Corp | 半導体装置製造装置および半導体装置の製造方法 |
| JP2012027644A (ja) * | 2010-07-22 | 2012-02-09 | Toppan Forms Co Ltd | 電子回路基板の製造方法及びこれにより製造された電子回路基板 |
-
1991
- 1991-07-25 JP JP18635591A patent/JPH0537146A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511306A (en) * | 1994-04-05 | 1996-04-30 | Compaq Computer Corporation | Masking of circuit board vias to reduce heat-induced board and chip carrier package warp during wavesolder process |
| US5822856A (en) * | 1996-06-28 | 1998-10-20 | International Business Machines Corporation | Manufacturing circuit board assemblies having filled vias |
| US6127025A (en) * | 1996-06-28 | 2000-10-03 | International Business Machines Corporation | Circuit board with wiring sealing filled holes |
| US6138350A (en) * | 1996-06-28 | 2000-10-31 | International Business Machines Corporation | Process for manufacturing a circuit board with filled holes |
| KR20020058205A (ko) * | 2000-12-29 | 2002-07-12 | 마이클 디. 오브라이언 | 회로기판 및 이를 이용한 반도체패키지 |
| JP2009260008A (ja) * | 2008-04-16 | 2009-11-05 | Nikon Corp | 半導体装置製造装置および半導体装置の製造方法 |
| JP2012027644A (ja) * | 2010-07-22 | 2012-02-09 | Toppan Forms Co Ltd | 電子回路基板の製造方法及びこれにより製造された電子回路基板 |
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