JPS6039191B2 - 分周率が調節可能な電子時計 - Google Patents
分周率が調節可能な電子時計Info
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- JPS6039191B2 JPS6039191B2 JP52047271A JP4727177A JPS6039191B2 JP S6039191 B2 JPS6039191 B2 JP S6039191B2 JP 52047271 A JP52047271 A JP 52047271A JP 4727177 A JP4727177 A JP 4727177A JP S6039191 B2 JPS6039191 B2 JP S6039191B2
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- circuit
- counter
- signal
- frequency
- Prior art date
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
- G04G3/022—Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G5/00—Setting, i.e. correcting or changing, the time-indication
- G04G5/02—Setting, i.e. correcting or changing, the time-indication by temporarily changing the number of pulses per unit time, e.g. quick-feed method
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Electromechanical Clocks (AREA)
Description
【発明の詳細な説明】
本発明は発振装置、分周率調節可能の分欄器、表示修正
及び時刻合わせをするための装置を備えた計数及び表示
回路、分周器の分周率調節と実施すべき調節指令の値を
収容している記憶装置との回路からなる電子時計を対象
とする。
及び時刻合わせをするための装置を備えた計数及び表示
回路、分周器の分周率調節と実施すべき調節指令の値を
収容している記憶装置との回路からなる電子時計を対象
とする。
電子時計においては周波数標準はいよいよ水晶によって
構成され、その共振周波数はその製造中に注意深く調節
しなくてはならない。
構成され、その共振周波数はその製造中に注意深く調節
しなくてはならない。
また可変コンデンサも水晶の偏差による周波数の変動を
後から修正するのを可能にするため発振器に設けておか
ねばならない。この費用がかかる調節と場所塞ぎの可変
コンデンサの使用とを避けるため、発振周波数が理想的
な値とは僅か異なっている水晶の使用を可能にするさま
ギまな方式が提案されている。
後から修正するのを可能にするため発振器に設けておか
ねばならない。この費用がかかる調節と場所塞ぎの可変
コンデンサの使用とを避けるため、発振周波数が理想的
な値とは僅か異なっている水晶の使用を可能にするさま
ギまな方式が提案されている。
分周器を休止状態にしないで、この分周器の分周率を調
節する時計は公知である。
節する時計は公知である。
この種の回路はスイス国特許第55う 55計号に記載
してある。別の時計では分周器の分周率自体は一定に保
たれるが発振器と分周器の間に接続された回路が、特定
の時間の間にあるいくつかのパルスを消去する。この種
の回路はスイス国特許第534,913号に記載してあ
る。用いられる制御回路がどのような種類にせよ、これ
には記憶回路が添えてあり、この記憶回路は一般に、実
施すべき調節値Aに相当する二進情報を送り出す双安定
の電子回路によって作られている。
してある。別の時計では分周器の分周率自体は一定に保
たれるが発振器と分周器の間に接続された回路が、特定
の時間の間にあるいくつかのパルスを消去する。この種
の回路はスイス国特許第534,913号に記載してあ
る。用いられる制御回路がどのような種類にせよ、これ
には記憶回路が添えてあり、この記憶回路は一般に、実
施すべき調節値Aに相当する二進情報を送り出す双安定
の電子回路によって作られている。
時計の外部手段は、時として内部回路と組み合わせて、
これらの記憶回路を任意の状態におくことを可能にする
。
これらの記憶回路を任意の状態におくことを可能にする
。
精密な時計は極めて正確な発振器を備えていなくてはな
らないが、明らかに製作者の処理に委ねられていて、必
ずしも時計メーカの自由にはならず、使用者の自由にも
ならないことは確かである。記憶回路に収容された情報
が例えば電池の電圧変化によって失われ、また水晶の発
振周波数の偏差により所望の情報に正確に一致しなくな
ったときは時計を工場に戻すかあるいは必要な装置を持
った専門家に委託しなくてはならない。本発明の目的は
使用者が自分で、複雑な操作ないこまた特殊な装置を用
意する必要ないこ記憶回路に収容された調節値を修正で
きるようにすることである。
らないが、明らかに製作者の処理に委ねられていて、必
ずしも時計メーカの自由にはならず、使用者の自由にも
ならないことは確かである。記憶回路に収容された情報
が例えば電池の電圧変化によって失われ、また水晶の発
振周波数の偏差により所望の情報に正確に一致しなくな
ったときは時計を工場に戻すかあるいは必要な装置を持
った専門家に委託しなくてはならない。本発明の目的は
使用者が自分で、複雑な操作ないこまた特殊な装置を用
意する必要ないこ記憶回路に収容された調節値を修正で
きるようにすることである。
本発明による時計は調節値の修正過程を開始させる手段
、修正のために加えられる二つの作用間の経過時間の測
定を可能にする計数器、修正のために加えられる二つの
作用間で時計が計数した時間とこれらの二つの作用間で
実際に経過した時間との偏差の測定を可能にする手段及
び経過時間計数器と偏差測定時間とがもたらす表示に応
じて修正値を計数して指令を発する計算回路を備えてい
ることを特徴とする。
、修正のために加えられる二つの作用間の経過時間の測
定を可能にする計数器、修正のために加えられる二つの
作用間で時計が計数した時間とこれらの二つの作用間で
実際に経過した時間との偏差の測定を可能にする手段及
び経過時間計数器と偏差測定時間とがもたらす表示に応
じて修正値を計数して指令を発する計算回路を備えてい
ることを特徴とする。
本発明はまた、修正のための上記二つの作用はいずれも
テレビ、ラジオの時報などを使って行われるが、二つの
作用間の時間の長さは予め定められた一定時間ではなく
、二つの時報などの間であれば任意の時間でよいことを
特徴とする。
テレビ、ラジオの時報などを使って行われるが、二つの
作用間の時間の長さは予め定められた一定時間ではなく
、二つの時報などの間であれば任意の時間でよいことを
特徴とする。
以下、図面を参照して本発明を詳細に説明する。
添付図面において、実際には単一の導体に相当する結線
は単線で表し、複数の導体に相当する結線は二重線で表
してある。
は単線で表し、複数の導体に相当する結線は二重線で表
してある。
矢印は情報移動方向を示す。第1図は発振装置として用
いられる発振器1を含む公知の時計の回路図を示す。
いられる発振器1を含む公知の時計の回路図を示す。
この発振器は一般に水晶発振器である。これは比較的高
い周波数のパルスを分席器2の入力2aに送る。この分
周器2には出力2cがあり、比較的低い周波数例えばI
HZのパルスを計数表示回路3の入力3aに送る。この
回路3は計数器及び在来の秒・分及び時並びに場合によ
って日附・曜日及び月の表示を含んでいる。また例えば
電池交換または一つの時間帯から他の時間帯へ時計所持
者が移動する際に用いられる公知の表示修正手段も備え
ている。そのほか時計の表示が正しい時刻と3の砂未満
の範囲で違っているときに用いられる時刻合わせ装贋を
備えており、これは本出願人が1976王1月12日提
出したスイス国特許出願第263/76号に記載したよ
うに、時報などを利用して秒計数器を0に戻し、場合に
よっては更に分計数器を1単位進めることによって時刻
を合わせる。分周器2にはそのほか出力2dがあり、調
節量に関する情報を分周率制御回路4の入力4aに送る
。
い周波数のパルスを分席器2の入力2aに送る。この分
周器2には出力2cがあり、比較的低い周波数例えばI
HZのパルスを計数表示回路3の入力3aに送る。この
回路3は計数器及び在来の秒・分及び時並びに場合によ
って日附・曜日及び月の表示を含んでいる。また例えば
電池交換または一つの時間帯から他の時間帯へ時計所持
者が移動する際に用いられる公知の表示修正手段も備え
ている。そのほか時計の表示が正しい時刻と3の砂未満
の範囲で違っているときに用いられる時刻合わせ装贋を
備えており、これは本出願人が1976王1月12日提
出したスイス国特許出願第263/76号に記載したよ
うに、時報などを利用して秒計数器を0に戻し、場合に
よっては更に分計数器を1単位進めることによって時刻
を合わせる。分周器2にはそのほか出力2dがあり、調
節量に関する情報を分周率制御回路4の入力4aに送る
。
また第2の入力2bがあり回路4の出力4cから調節の
情報を受ける。分周率制御回路4はその入力4bを通し
て、実施すべき調節の大きさに関する情報を記憶回路5
の出力5bから受ける。
情報を受ける。分周率制御回路4はその入力4bを通し
て、実施すべき調節の大きさに関する情報を記憶回路5
の出力5bから受ける。
この回路5の入力5aには図示されていない外部の手段
から所望の情報が導入される。これらの回路はすべて公
知であり、例えば上記の刊行物に見出すことができる。
から所望の情報が導入される。これらの回路はすべて公
知であり、例えば上記の刊行物に見出すことができる。
従ってこれらについては、これ以上述べない。第2図は
第1図と同様に発振器1、分周器2、計数表示回路3、
分周率制御回路4及び記憶回路5を備えた本発明の時計
の回路図の一例を示す。
第1図と同様に発振器1、分周器2、計数表示回路3、
分周率制御回路4及び記憶回路5を備えた本発明の時計
の回路図の一例を示す。
これらの回路は図のように接続されており第1図のもの
と同様な機能がある。この時計はそのほかに計算回路6
があり、これは始動の入力6a、分周器2の出力2eか
ら比較的周波数の高い信号を受ける入力6b、分周器2
の出力2cから送られる周波数IHZの信号を受ける入
力6c、計数表示回路3の出力3cから送られる毎時1
パルスの周波数の信号を受ける入力6d、記憶回路5に
記憶されている情報を受ける入力6e、後述する計数過
程の終に調節の大きさに関する情報を記憶回路5の入力
5aに供給する出力6f及び計数表示回路3の入力3b
に接続された出力6gがある。計算回路6の実施例の一
つが第3図に示してある。
と同様な機能がある。この時計はそのほかに計算回路6
があり、これは始動の入力6a、分周器2の出力2eか
ら比較的周波数の高い信号を受ける入力6b、分周器2
の出力2cから送られる周波数IHZの信号を受ける入
力6c、計数表示回路3の出力3cから送られる毎時1
パルスの周波数の信号を受ける入力6d、記憶回路5に
記憶されている情報を受ける入力6e、後述する計数過
程の終に調節の大きさに関する情報を記憶回路5の入力
5aに供給する出力6f及び計数表示回路3の入力3b
に接続された出力6gがある。計算回路6の実施例の一
つが第3図に示してある。
この実施例による計算回路6にはしジスタ7があり、レ
ジスタ7は各瞬間その出力7bないし7kのうちの唯一
つだけが論理状態1にあり、他の出力はすべて論理状態
0にあるように作られている。
ジスタ7は各瞬間その出力7bないし7kのうちの唯一
つだけが論理状態1にあり、他の出力はすべて論理状態
0にあるように作られている。
このレジスタ7には入力7aがあり、これには後述する
条件でパルスが加えられる。入力7aにパルスが加えら
れるごとに論理状態1にある出力は論理状態0に移行し
、同時にすぐ次の論理状態0にある出力が論理状態1に
移行する。最後の出力7kが論理状態1にあるとき、新
たにパルスが入力7aに加えられると、出力7Mま論理
状態0に、第1の出力7bが論理状態1に移行する。以
下この世力7bが常時には論理状態1にあるものとして
説明する。この出力7bは、在来のしかたで二つの相互
に接続されたノアゲートからなる双安定回路8の入力8
bに接続されている。
条件でパルスが加えられる。入力7aにパルスが加えら
れるごとに論理状態1にある出力は論理状態0に移行し
、同時にすぐ次の論理状態0にある出力が論理状態1に
移行する。最後の出力7kが論理状態1にあるとき、新
たにパルスが入力7aに加えられると、出力7Mま論理
状態0に、第1の出力7bが論理状態1に移行する。以
下この世力7bが常時には論理状態1にあるものとして
説明する。この出力7bは、在来のしかたで二つの相互
に接続されたノアゲートからなる双安定回路8の入力8
bに接続されている。
常時にはこの入力8bが論理状態1にあるので、出力8
dは論理状態0にある。この論理状態0はアンドゲート
9の入力9bに加えられ、これがまたその出力9cを論
理状態0にする。レジスタ7の論理状態0にある出力7
dは双安定回路8の入力8aに接続されており、常時に
は出力8dが論理状態0にあるので、出力8cは論理状
態1にある。この論理状態1はアンドゲート10の入力
lobに加えられる。アンドゲート10の別の入力10
aに論理状態1の信号が加えられると、出力10cは論
理状態1になる。このアンドゲート10の出力10cは
オアゲート11を介してレジスタ7の入力7aに接続さ
れている。時計の使用者が押ボタン12を、テレビ、ラ
ジオの時報などに合わせて押すと、論理状態1の信号が
アダプタ回路(図示せず)を介して計算回路6の入力6
aに加えられ、そこからアンドゲート10及びオアゲー
ト11を通してレジスタ7の入力7aに加えられる。
dは論理状態0にある。この論理状態0はアンドゲート
9の入力9bに加えられ、これがまたその出力9cを論
理状態0にする。レジスタ7の論理状態0にある出力7
dは双安定回路8の入力8aに接続されており、常時に
は出力8dが論理状態0にあるので、出力8cは論理状
態1にある。この論理状態1はアンドゲート10の入力
lobに加えられる。アンドゲート10の別の入力10
aに論理状態1の信号が加えられると、出力10cは論
理状態1になる。このアンドゲート10の出力10cは
オアゲート11を介してレジスタ7の入力7aに接続さ
れている。時計の使用者が押ボタン12を、テレビ、ラ
ジオの時報などに合わせて押すと、論理状態1の信号が
アダプタ回路(図示せず)を介して計算回路6の入力6
aに加えられ、そこからアンドゲート10及びオアゲー
ト11を通してレジスタ7の入力7aに加えられる。
この信号はしジスタ7の出力7bを論理状態0に、出力
7cを論理状態1にする。出力7cの論理状態1はアン
ドゲート13及び14の入力13b,14bにそれぞれ
加えられ、これは入力13a,14aの論理状態を出力
13c,14cにそれぞれ移行させる効果がある。
7cを論理状態1にする。出力7cの論理状態1はアン
ドゲート13及び14の入力13b,14bにそれぞれ
加えられ、これは入力13a,14aの論理状態を出力
13c,14cにそれぞれ移行させる効果がある。
入力13aにある信号は分周器2の出力2cから加えら
れる(第2図)。この信号は本発明の第1の実施例では
周波数IH2のパルスから構成され、その精度は発振器
1と分周器2の精度で決まる。これらのパルスはアンド
ゲート13を通って二進計数器15の入力aに加えられ
る。この計数器は0なし・し59の十進数に相当する二
進数が次々にその出力15cに示されるようになってい
る。出力15cが十進数59に相当する二進数を示して
いるとき、次に入力15aに加えられるパルスは出力1
5cを0に相当する二進数に移行させる。従って計数器
45はモジュール60の二進計数器である。これは押ボ
タン12を最初に押してから経過したモジュール60の
秒数を収容している。計数器15には別の出力15dが
あり出力15cが0なし、し29の数に相当する状態に
あるときは第1の、例えば、0の論理状態にあり、出力
15cが30ないし59の数に相当する状態にあるとき
は第2の、例えば、1の論理状態にある。ゲート14の
入力14aにある信号は計数表示回路3の出力3cから
加えられ(第2図)、毎時1の周波数のパルスで構成さ
れる。
れる(第2図)。この信号は本発明の第1の実施例では
周波数IH2のパルスから構成され、その精度は発振器
1と分周器2の精度で決まる。これらのパルスはアンド
ゲート13を通って二進計数器15の入力aに加えられ
る。この計数器は0なし・し59の十進数に相当する二
進数が次々にその出力15cに示されるようになってい
る。出力15cが十進数59に相当する二進数を示して
いるとき、次に入力15aに加えられるパルスは出力1
5cを0に相当する二進数に移行させる。従って計数器
45はモジュール60の二進計数器である。これは押ボ
タン12を最初に押してから経過したモジュール60の
秒数を収容している。計数器15には別の出力15dが
あり出力15cが0なし、し29の数に相当する状態に
あるときは第1の、例えば、0の論理状態にあり、出力
15cが30ないし59の数に相当する状態にあるとき
は第2の、例えば、1の論理状態にある。ゲート14の
入力14aにある信号は計数表示回路3の出力3cから
加えられ(第2図)、毎時1の周波数のパルスで構成さ
れる。
これらのパルスは二進計数器16の入力16aに加えら
れる。この計数器16の出力16cは押ボタン12を最
初に押してから経過した時間数に相当する二進数を示す
。レジスタ7の出力7cにある論理状態1の信号は計算
回路6の出力6gを通って計数表示回路3の入力3bに
供給される。
れる。この計数器16の出力16cは押ボタン12を最
初に押してから経過した時間数に相当する二進数を示す
。レジスタ7の出力7cにある論理状態1の信号は計算
回路6の出力6gを通って計数表示回路3の入力3bに
供給される。
添付図面には示してない手段が設けてあって、出力7c
が論理状態1にあると、押ボタン12が押されて修正の
過程が進行中であることを示す表示がなされるようにし
てある。時計の使用者が2度目に押ボタン12を、改め
てテレビ、ラジオの時報などに合わせて押すと、論理状
態1の信号が計算回路6の入力6aを通りアンドゲート
10及びオアゲート11を通ってレジスタ7の入力7a
に送られる。
が論理状態1にあると、押ボタン12が押されて修正の
過程が進行中であることを示す表示がなされるようにし
てある。時計の使用者が2度目に押ボタン12を、改め
てテレビ、ラジオの時報などに合わせて押すと、論理状
態1の信号が計算回路6の入力6aを通りアンドゲート
10及びオアゲート11を通ってレジスタ7の入力7a
に送られる。
この信号はしジス夕7の出力7cを論理状態0にし、出
力7dを論理状態1に移行させる。出力7cの論理状態
0の信号はァンドゲート13,14の出力を変え計数器
15,16を閉鎖する。このとき計数器16は押ボタン
12を最初に押してから経過した時間数日を収容してお
り、計数器15は同じく押ボタン12を最初に押してか
ら計数したモジュール60の秒数Nを収容している。押
ボタン12を最初に押してから次に押すまでに時間が3
M秒を超えて進み又は遅れることはないとすると、数N
が0なし、し29であるときは時計が進んだことを意味
し、Nは進みの秒数Sを表し、N:Sである。
力7dを論理状態1に移行させる。出力7cの論理状態
0の信号はァンドゲート13,14の出力を変え計数器
15,16を閉鎖する。このとき計数器16は押ボタン
12を最初に押してから経過した時間数日を収容してお
り、計数器15は同じく押ボタン12を最初に押してか
ら計数したモジュール60の秒数Nを収容している。押
ボタン12を最初に押してから次に押すまでに時間が3
M秒を超えて進み又は遅れることはないとすると、数N
が0なし、し29であるときは時計が進んだことを意味
し、Nは進みの秒数Sを表し、N:Sである。
Nが30ないし59であるときは時計が遅れたことを意
味し、Nは遅れの秒数Sの60に対する補数を表しS=
60一Nである。レジスタ7の出力7dの論理状態1の
信号は伝達回路17の入力17aに加えられ、計数器1
6の内容を除算回路18の入力18dに移行させる。
味し、Nは遅れの秒数Sの60に対する補数を表しS=
60一Nである。レジスタ7の出力7dの論理状態1の
信号は伝達回路17の入力17aに加えられ、計数器1
6の内容を除算回路18の入力18dに移行させる。
同じ論理状態1の信号はまた伝達回路19の入力19a
にも加えられ、計数器15の内容を、計数器15の出力
15dから入力19cに加えられる信号が時計の進みに
相当する状態にあるときには、除算回路18の入力18
cへ移行させ、出力15dの信号が遅れに相当する状態
にあるときには入力19bにある信号の60に対する補
数が出力19dに移され、そこから除算回路18の入力
18cに移される。レジスタ7の出力7dにある論理状
態1の信号はまた双安定回路8の状態を変える。従って
出力8cは論理状態0に移行しアンドゲート10を閉じ
る。出力8dは論理状態1に移行し、これらがアンドゲ
ート9の入力9bに加えられる。このアンドゲ−ト9の
入力9aにある信号は従って出力9cに、更にそこから
オアゲート11を通ってレジスタ7の入力7aに到達す
る。アンドゲート9の入力9aにあるこの信号は分周器
2の出力2eからもたらされる比較的高い周波数の相次
いで来るパルスによって構成されている。従ってこの瞬
間から押ボタン12は不活動状態となり、レジスタ7は
分周器2の出力2eからのパルスを受けて比較的遠いリ
ズムで論理状態1の状態を出力7eから7kへと順々に
変えて行く。除算回路18はその入力18cにある二進
数Sを入力18dにある二進数日で割った商Eを出力1
8eにもたらすように構成されている。
にも加えられ、計数器15の内容を、計数器15の出力
15dから入力19cに加えられる信号が時計の進みに
相当する状態にあるときには、除算回路18の入力18
cへ移行させ、出力15dの信号が遅れに相当する状態
にあるときには入力19bにある信号の60に対する補
数が出力19dに移され、そこから除算回路18の入力
18cに移される。レジスタ7の出力7dにある論理状
態1の信号はまた双安定回路8の状態を変える。従って
出力8cは論理状態0に移行しアンドゲート10を閉じ
る。出力8dは論理状態1に移行し、これらがアンドゲ
ート9の入力9bに加えられる。このアンドゲ−ト9の
入力9aにある信号は従って出力9cに、更にそこから
オアゲート11を通ってレジスタ7の入力7aに到達す
る。アンドゲート9の入力9aにあるこの信号は分周器
2の出力2eからもたらされる比較的高い周波数の相次
いで来るパルスによって構成されている。従ってこの瞬
間から押ボタン12は不活動状態となり、レジスタ7は
分周器2の出力2eからのパルスを受けて比較的遠いリ
ズムで論理状態1の状態を出力7eから7kへと順々に
変えて行く。除算回路18はその入力18cにある二進
数Sを入力18dにある二進数日で割った商Eを出力1
8eにもたらすように構成されている。
二進数の除算回路では除算は一般に複数回の連続した基
本操作によって行われる。この回路では、レジス夕7の
出力7eに接続されている除算回路18の第1の入力1
8aが論理状態1にあるとき第1の基本操作が行われ、
次は図には省略されている第2の入力が論理状態1なつ
たとき行われ、最後の操作はしジスタ7の出力7fから
の入力18bが論理状態1になったとき行われる。
本操作によって行われる。この回路では、レジス夕7の
出力7eに接続されている除算回路18の第1の入力1
8aが論理状態1にあるとき第1の基本操作が行われ、
次は図には省略されている第2の入力が論理状態1なつ
たとき行われ、最後の操作はしジスタ7の出力7fから
の入力18bが論理状態1になったとき行われる。
商Eはそのとき除算回路18の出力18eに現れる。こ
の商Eは時間あたりの秒数で表した時計の進みまたは遅
れを表す。
の商Eは時間あたりの秒数で表した時計の進みまたは遅
れを表す。
分周率制御回路4に与えるべき数は、Eに、使用する調
節方式によって異なる倍率因子で下式に相当するKを乗
じたものである。K=羨慕ここにfoは修正すべき発振
パルス周波数でTcは修正周期、すなわち、時間Tc経
つ毎に修正がなされる。
節方式によって異なる倍率因子で下式に相当するKを乗
じたものである。K=羨慕ここにfoは修正すべき発振
パルス周波数でTcは修正周期、すなわち、時間Tc経
つ毎に修正がなされる。
この乗算を実施するため乗算回路20が設けられており
、その入力20cのKと入力20dのEとの積がその出
力20eにもたらされる。
、その入力20cのKと入力20dのEとの積がその出
力20eにもたらされる。
所与の型の修正回路ではKは定数である。従ってこれを
収容している記憶回路21は単純な固定記憶装置(RO
M)でよい。乗算回路20は二進数の乗算回路であれば
どのような型式のものでもよい。
収容している記憶回路21は単純な固定記憶装置(RO
M)でよい。乗算回路20は二進数の乗算回路であれば
どのような型式のものでもよい。
上述の除算操作の場合と同様に乗算も複数回の基本操作
によって実施され、第1の操作は乗算回路20の入力2
0aに接続されているレジスタ7の出力7gが論理状態
1になったときに行われ、最後の操作は乗算回路20の
入力20bに接続されているレジスタ7の出力7hが論
理状態1になったときに行われる。このとき積P=K・
Eが乗算回路の出力20eに現れる。この積は、分周率
制御回路4が分周器2の分筒率を修正して分周器2がそ
の出力2cにもたらす信号の周波数が厳密に所望の周波
数、例えばIHZとなるようにするために、記憶回路5
に記憶されている数に加え又はこれから減じなくてはな
らない数を表す。この加減算操作は加減算回路22によ
って行われ、この回路はその入力22cを通して数Pを
、記憶回路5に記憶されている数Aをその入力22dを
通して、また計数器15の出力15dから送り出される
時計の進み又は遅れを示す信号をその入力22eを通し
て受け入れる。
によって実施され、第1の操作は乗算回路20の入力2
0aに接続されているレジスタ7の出力7gが論理状態
1になったときに行われ、最後の操作は乗算回路20の
入力20bに接続されているレジスタ7の出力7hが論
理状態1になったときに行われる。このとき積P=K・
Eが乗算回路の出力20eに現れる。この積は、分周率
制御回路4が分周器2の分筒率を修正して分周器2がそ
の出力2cにもたらす信号の周波数が厳密に所望の周波
数、例えばIHZとなるようにするために、記憶回路5
に記憶されている数に加え又はこれから減じなくてはな
らない数を表す。この加減算操作は加減算回路22によ
って行われ、この回路はその入力22cを通して数Pを
、記憶回路5に記憶されている数Aをその入力22dを
通して、また計数器15の出力15dから送り出される
時計の進み又は遅れを示す信号をその入力22eを通し
て受け入れる。
加減算回路22で実施される操作(加算又は減算)は分
周率制御回路4の型式に依存する。パルス抑制によって
作動する制御回路については、時計が進んでいるならP
をAに加え、遅れているなら減じなくてはならない。こ
れに反して分周器を事前選択の状態におく制御回路につ
いては時計が進んでいるならPをAから減じ、遅れてい
るなら加えなくてはならない。加減算回路22はどのよ
うな型式のものでもよい。
周率制御回路4の型式に依存する。パルス抑制によって
作動する制御回路については、時計が進んでいるならP
をAに加え、遅れているなら減じなくてはならない。こ
れに反して分周器を事前選択の状態におく制御回路につ
いては時計が進んでいるならPをAから減じ、遅れてい
るなら加えなくてはならない。加減算回路22はどのよ
うな型式のものでもよい。
除算回路18及び乗算回路20と同様に、レジスタ7の
出力7iないし7jに接続されている入力22aないし
22bが論理状態1になると、次々に加算又は減算が行
われる。論理状態1になるのが入力22bであるとき、
実施される最後の操作による結果が出力22fに現れる
。回路23は、レジスタ7の出力7kが論理状態1にな
ったとき記憶回路5の入力5aにこの結果を移す。次に
レジスタ7の入力7aに加えられる後続のパルスが出力
7kを論理状態0に、出力7bを論理状態1に戻す。こ
の論理状態1の信号が双安定回路8の入力8bに加えら
れて、その出力8dを論理状態0に、その出力8cを論
理状態1にする。従って、アンドゲート9が閉じられる
ので、レジス夕7の出力7bは論理状態1のままでいる
。また、アンドゲート10は、次に使用者が押ボタン1
2を押すと、その入力10aに到着する論理状態1の信
号を通過させるような状態に再びおかれる。同時に、レ
ジスタ7の出力7bにある論理状態1は計数器15,1
6の入力15b,16bに加えられ、これを0に相当す
る状態に戻す。上述の計算回路6は考え得る多数の計算
回路の一つにすぎないことは明らかである。
出力7iないし7jに接続されている入力22aないし
22bが論理状態1になると、次々に加算又は減算が行
われる。論理状態1になるのが入力22bであるとき、
実施される最後の操作による結果が出力22fに現れる
。回路23は、レジスタ7の出力7kが論理状態1にな
ったとき記憶回路5の入力5aにこの結果を移す。次に
レジスタ7の入力7aに加えられる後続のパルスが出力
7kを論理状態0に、出力7bを論理状態1に戻す。こ
の論理状態1の信号が双安定回路8の入力8bに加えら
れて、その出力8dを論理状態0に、その出力8cを論
理状態1にする。従って、アンドゲート9が閉じられる
ので、レジス夕7の出力7bは論理状態1のままでいる
。また、アンドゲート10は、次に使用者が押ボタン1
2を押すと、その入力10aに到着する論理状態1の信
号を通過させるような状態に再びおかれる。同時に、レ
ジスタ7の出力7bにある論理状態1は計数器15,1
6の入力15b,16bに加えられ、これを0に相当す
る状態に戻す。上述の計算回路6は考え得る多数の計算
回路の一つにすぎないことは明らかである。
とくに除算回路18と乗算回路20とは第3図に示すよ
うな別個のものではなく、一つの回路として実現するこ
とができる。また、操作の順序が上述のものと異なって
もよい。
うな別個のものではなく、一つの回路として実現するこ
とができる。また、操作の順序が上述のものと異なって
もよい。
特に、数Sを数日で割る前に定数Kを掛けてもよく、こ
の計算回路を案出することは容易である。また、制御回
路4のパラメータを正しく選ぶと乗算操作が省略できる
。これを行うためには適宜な修正周期Tcを選び、かつ
計算回路6の入力6cを、周波数IHZのパルスをもた
らす分周器2の出力2cではなく、第2図に点線で示す
ように周波数KHZのパルスをもたらす別の出力2fに
接続する。そして、計数器15をモジュールK・60の
二進計数器とする。このようにすると、押ボタン12を
2度目に押したとき計数器15にある数は正確にK・N
となる。
の計算回路を案出することは容易である。また、制御回
路4のパラメータを正しく選ぶと乗算操作が省略できる
。これを行うためには適宜な修正周期Tcを選び、かつ
計算回路6の入力6cを、周波数IHZのパルスをもた
らす分周器2の出力2cではなく、第2図に点線で示す
ように周波数KHZのパルスをもたらす別の出力2fに
接続する。そして、計数器15をモジュールK・60の
二進計数器とする。このようにすると、押ボタン12を
2度目に押したとき計数器15にある数は正確にK・N
となる。
この数が0なし、しK・30−1であると時計が進んで
いることを意味し、一方K・30ないしK・60−1で
あると時計は遅れている。後者の場合は除算回路18の
入力18cに印加されるものはK・60に対する補数で
ある。以下に数値例で説明する。公知のシステムにおい
て周波数foを16384HZに、修正周期Tcを32
秒とすると、倍率因子Kは下記のようになる:K=亀錘
じ塁2=,45.63を. 3600 これに対して周波数foこ16384日2、修正周期T
c=28.129砂を選ぶとK=16384×28.1
25=,28 3600 の値の倍率因子Kが得られる。
いることを意味し、一方K・30ないしK・60−1で
あると時計は遅れている。後者の場合は除算回路18の
入力18cに印加されるものはK・60に対する補数で
ある。以下に数値例で説明する。公知のシステムにおい
て周波数foを16384HZに、修正周期Tcを32
秒とすると、倍率因子Kは下記のようになる:K=亀錘
じ塁2=,45.63を. 3600 これに対して周波数foこ16384日2、修正周期T
c=28.129砂を選ぶとK=16384×28.1
25=,28 3600 の値の倍率因子Kが得られる。
このKの値は2の丁度7秦であり、計算回路6の入力6
cは周波数128HZのパルスとなり、発振周波数のを
段階的に分周すればよい。
cは周波数128HZのパルスとなり、発振周波数のを
段階的に分周すればよい。
計数器15はその場合2度目に押ボタン12を押す瞬間
に128・Nの値を収容しており、乗算回路20は省略
できる。除算回路18の出力18eは加減算回路22の
入力22cに直接接続される。第3図に示し、かつ上述
した操作においては押ボタン12を最初に押してから2
度目に押すまでの時間は定まっていない。
に128・Nの値を収容しており、乗算回路20は省略
できる。除算回路18の出力18eは加減算回路22の
入力22cに直接接続される。第3図に示し、かつ上述
した操作においては押ボタン12を最初に押してから2
度目に押すまでの時間は定まっていない。
しかし計算回路の精度はこの時間とともに増大する。従
って最小時間を定めそれ以下では新たに押ボタン12を
押しても効果がないようにするのが有利である。この目
的は計算回路6を第4図に示すように改変すると達成で
きる。同図はデコーダ24を示し、その入力24aは計
数器16の出力16cに、入力24bはしジスタ7の出
力7bに接続されている。このデコーダ24の出力24
cはアンドゲート10の第3の入力10dと計算回路6
の出力6gに接続されており、出力6gはもはやレジス
タ7の出力7cには接続されていない。このデコーダ2
4はその入力24aが特定の数、例えば16より大きい
十進数に相当する状態にあるとき、またはレジス夕7の
出力7bが論理状態1にあるときに、その出力24cが
論理状態1にあり、その他の場合は論理状態0にあるよ
うに構成されている。
って最小時間を定めそれ以下では新たに押ボタン12を
押しても効果がないようにするのが有利である。この目
的は計算回路6を第4図に示すように改変すると達成で
きる。同図はデコーダ24を示し、その入力24aは計
数器16の出力16cに、入力24bはしジスタ7の出
力7bに接続されている。このデコーダ24の出力24
cはアンドゲート10の第3の入力10dと計算回路6
の出力6gに接続されており、出力6gはもはやレジス
タ7の出力7cには接続されていない。このデコーダ2
4はその入力24aが特定の数、例えば16より大きい
十進数に相当する状態にあるとき、またはレジス夕7の
出力7bが論理状態1にあるときに、その出力24cが
論理状態1にあり、その他の場合は論理状態0にあるよ
うに構成されている。
従ってこれは単にオァゲートで、一つの入力24aが計
数器16の出力16cに接続され(ただし出力16cが
16より大きいとき論理状態1,16以下のとき論理状
態0に相当する)、別の入力24bがレジス夕7の出力
7bに接続されているとみてもよい。こうしてアンドゲ
ート1川ま使用者が押ボタン12を最初に押さない限り
開いている。押ボタン12を最初に押すとアンドゲート
10の入力10dは論理状態0に移行して押ボタン12
に加えられる作用を無効にする。この例においては入力
10dが論理状態1に移行し、押ボタン12を介して加
えられる信号がレジスタ7に働きかけるのを可能にする
のは16時間経過して計数器16が16を計数した後で
ある。1曲時間経過すると出力6gから計数表示回路3
に論理状態1の信号が送られて、使用者に修正過程を終
了させるため押ボタン12を押すことができる旨を知ら
せる。
数器16の出力16cに接続され(ただし出力16cが
16より大きいとき論理状態1,16以下のとき論理状
態0に相当する)、別の入力24bがレジス夕7の出力
7bに接続されているとみてもよい。こうしてアンドゲ
ート1川ま使用者が押ボタン12を最初に押さない限り
開いている。押ボタン12を最初に押すとアンドゲート
10の入力10dは論理状態0に移行して押ボタン12
に加えられる作用を無効にする。この例においては入力
10dが論理状態1に移行し、押ボタン12を介して加
えられる信号がレジスタ7に働きかけるのを可能にする
のは16時間経過して計数器16が16を計数した後で
ある。1曲時間経過すると出力6gから計数表示回路3
に論理状態1の信号が送られて、使用者に修正過程を終
了させるため押ボタン12を押すことができる旨を知ら
せる。
計数及び修正過程の順序は上述のものと同じである。第
5図は上述の実施例にうちの一つによって作った時計、
ただし発振器の発振周波数調節に関する情報を収容して
いる記憶回路5が事前選択式可逆計数器であるものを示
す。
5図は上述の実施例にうちの一つによって作った時計、
ただし発振器の発振周波数調節に関する情報を収容して
いる記憶回路5が事前選択式可逆計数器であるものを示
す。
この計数器は上述の実施例において用いた記憶回路同様
その入力5aにより特定の状態におくことができる。そ
のほか一つの計数入力5c,5dがある。入力5cに加
えられるパルスは記憶内容増大を起こさせ、入力5dに
加えられるパルスは記憶内容減少を起こさせる。この回
路は公知であり、ここではこれ以上詳しく記述しない。
その入力5c,5dは切換回路25の出力25c,25
dにそれぞれ接続されており、切襖回路25はその入力
25aから押ボタン26が押されたとき与えられる信号
を受ける。
その入力5aにより特定の状態におくことができる。そ
のほか一つの計数入力5c,5dがある。入力5cに加
えられるパルスは記憶内容増大を起こさせ、入力5dに
加えられるパルスは記憶内容減少を起こさせる。この回
路は公知であり、ここではこれ以上詳しく記述しない。
その入力5c,5dは切換回路25の出力25c,25
dにそれぞれ接続されており、切襖回路25はその入力
25aから押ボタン26が押されたとき与えられる信号
を受ける。
入力25aからの信号は、計算回路6の出力6hを介し
て計数器15の出力15dにある信号を受ける別の入力
25bの状態に応じて、出力25cまたは出力25dか
ら送り出される。出力15dの論理状態は時報の瞬間に
時計が進んでいるかまたは遅れているかを示すから、押
ボタン26を押して記憶回路5の内容を一歩一歩修正し
、従ってまた時計の進行を修正することが可能である。
この切換回路25は本出願と同様に提出の特許出願の優
先権であるスイス国特許出願第5120/76号に詳細
記述してある。切襖回路25を付加することの利点は、
例えば時計の電源電池の交換の際に生じる遅れなどを極
めて正確かつ迅速に修正することを可能にすることにあ
る。
て計数器15の出力15dにある信号を受ける別の入力
25bの状態に応じて、出力25cまたは出力25dか
ら送り出される。出力15dの論理状態は時報の瞬間に
時計が進んでいるかまたは遅れているかを示すから、押
ボタン26を押して記憶回路5の内容を一歩一歩修正し
、従ってまた時計の進行を修正することが可能である。
この切換回路25は本出願と同様に提出の特許出願の優
先権であるスイス国特許出願第5120/76号に詳細
記述してある。切襖回路25を付加することの利点は、
例えば時計の電源電池の交換の際に生じる遅れなどを極
めて正確かつ迅速に修正することを可能にすることにあ
る。
いくつかの時計には補助計数器及びこれを連動及び切離
すための手段や計数器の内容を表示するための手段が設
けられている。
すための手段や計数器の内容を表示するための手段が設
けられている。
特にストップウオッチ及び各種スポーツ用の特殊計数器
つきの時計のがそれで、第6図はこの種のストップウオ
ッチを示す。第3図の時計と同様に発振器1及び分周器
2を備え、後者の出力2cはIHZのパルスを秒計数器
301に送り、これに分計数器302、時計数器303
などが続いている。分周器2の補助出力2gはIHZよ
り大きい周波数、例えば10日2のパルスをストップウ
オッチ回路に送る。第6図の例においては、この周波数
は10HZであり、ストップウオッチ回路は1/1の砂
計数器32、秒計数器33、分計数器34及び時計数器
35からなる。分周器2の出力2gはアンドゲート36
を介して計数器32の入力に接続されており、アンドゲ
ート36の第2の入力は、ストップウオッチ機能制御回
路37の出力37aからアンドゲート38及びオアゲー
ト39を通って信号を受ける。計数器32ないし35の
出力信号並びに計数器301ないし303の出力信号は
コミュテータ40の入力に送られる。コミュテータ40
の役目は、制御回路37の出力37bから入力40aに
送られてくる信号に応じて、計数器301ないし303
から送られてくる信号か、計数器32なし、し35から
送られてくる信号かのいずれかを表示部304に送るこ
とである。入力40aに送られてくる信号はストップウ
オッチ機能が選定されていないとき特定の論理状態例え
ば0にあり、選定されている場合は他の論理状態例えば
1にある。このストップウオッチ機能制御のために用い
られる回路はすべて公知であり、ここでは詳細に述べな
い。第6図に示す時計ではアンドゲート38の第2の入
力はしジスタ7の出力7bに、オアゲ−ト39の第2の
入力は同じレジス夕7の出力7cに接続されている。
つきの時計のがそれで、第6図はこの種のストップウオ
ッチを示す。第3図の時計と同様に発振器1及び分周器
2を備え、後者の出力2cはIHZのパルスを秒計数器
301に送り、これに分計数器302、時計数器303
などが続いている。分周器2の補助出力2gはIHZよ
り大きい周波数、例えば10日2のパルスをストップウ
オッチ回路に送る。第6図の例においては、この周波数
は10HZであり、ストップウオッチ回路は1/1の砂
計数器32、秒計数器33、分計数器34及び時計数器
35からなる。分周器2の出力2gはアンドゲート36
を介して計数器32の入力に接続されており、アンドゲ
ート36の第2の入力は、ストップウオッチ機能制御回
路37の出力37aからアンドゲート38及びオアゲー
ト39を通って信号を受ける。計数器32ないし35の
出力信号並びに計数器301ないし303の出力信号は
コミュテータ40の入力に送られる。コミュテータ40
の役目は、制御回路37の出力37bから入力40aに
送られてくる信号に応じて、計数器301ないし303
から送られてくる信号か、計数器32なし、し35から
送られてくる信号かのいずれかを表示部304に送るこ
とである。入力40aに送られてくる信号はストップウ
オッチ機能が選定されていないとき特定の論理状態例え
ば0にあり、選定されている場合は他の論理状態例えば
1にある。このストップウオッチ機能制御のために用い
られる回路はすべて公知であり、ここでは詳細に述べな
い。第6図に示す時計ではアンドゲート38の第2の入
力はしジスタ7の出力7bに、オアゲ−ト39の第2の
入力は同じレジス夕7の出力7cに接続されている。
そのほか秒計数器33の出力33bは伝達回路19の入
力19bに接続されており、時計数器35の出力35b
は伝達回路17の入力17bに接続されている。こうし
て常時においてはストップウオッチ機能は制限ないこ使
用でき、レジスタ7の出力7bは論理状態1にありアン
ドゲート38を開いている。ストップウオッチ機能が選
定されると、ストップウオッチ機能制御回路37の出力
37bにある論理状態1の信号はィンバー夕41によっ
て反転され、アンドゲート10の別の入力10eへ送ら
れ、押ボタン12を押しても修正過程が始まらないよう
にする。これに反してストップウオッチ機能が選定され
ていないときに、押ボタン12を最初に押すと、アンド
ゲート38は、レジスタ7の出力7bが論理状態0にな
るので閉じる。そしてレジスタ7の出力7cから送り出
される論理状態1の信号がオアゲート39を介してアン
ドケート36に加えられる。分周器2の出力2gから送
り出されるパルスはそのとき計数器32まで達する。計
数器33,34及び35もまた先行する計数器からそれ
ぞれ秒、分、時の周期のパルスを受けそれを計数する。
使用者が2度目に押ボタン12を押すと、出力7cが論
理状態0になるので、アンドゲート36が閉じ、計数器
32なし、し35はその状態にとどまる。計数器33と
35との内容は第3図の計算回路6における計数器15
,16の内容と同様に処理される。修正過程の終にレジ
スタ7の出力7bが論理状態1に戻るとき、計数器32
ないし35を0に戻す信号が単安定マルチパイプレータ
42からオアゲート43を通って送られる。オアゲート
43の別の入力ストップウオッチ機能制御回路37の出
力37cから送られる0復帰信号を受ける。修正過程が
進行中であると、ストップウオッチ機能は使用できない
ので「計数表示回路3の入力3bから信号を供給し、表
示によって使用者に修正過程が進行中であり、従ってス
トップウオッチが使用できないことを知らせるようにす
る。
力19bに接続されており、時計数器35の出力35b
は伝達回路17の入力17bに接続されている。こうし
て常時においてはストップウオッチ機能は制限ないこ使
用でき、レジスタ7の出力7bは論理状態1にありアン
ドゲート38を開いている。ストップウオッチ機能が選
定されると、ストップウオッチ機能制御回路37の出力
37bにある論理状態1の信号はィンバー夕41によっ
て反転され、アンドゲート10の別の入力10eへ送ら
れ、押ボタン12を押しても修正過程が始まらないよう
にする。これに反してストップウオッチ機能が選定され
ていないときに、押ボタン12を最初に押すと、アンド
ゲート38は、レジスタ7の出力7bが論理状態0にな
るので閉じる。そしてレジスタ7の出力7cから送り出
される論理状態1の信号がオアゲート39を介してアン
ドケート36に加えられる。分周器2の出力2gから送
り出されるパルスはそのとき計数器32まで達する。計
数器33,34及び35もまた先行する計数器からそれ
ぞれ秒、分、時の周期のパルスを受けそれを計数する。
使用者が2度目に押ボタン12を押すと、出力7cが論
理状態0になるので、アンドゲート36が閉じ、計数器
32なし、し35はその状態にとどまる。計数器33と
35との内容は第3図の計算回路6における計数器15
,16の内容と同様に処理される。修正過程の終にレジ
スタ7の出力7bが論理状態1に戻るとき、計数器32
ないし35を0に戻す信号が単安定マルチパイプレータ
42からオアゲート43を通って送られる。オアゲート
43の別の入力ストップウオッチ機能制御回路37の出
力37cから送られる0復帰信号を受ける。修正過程が
進行中であると、ストップウオッチ機能は使用できない
ので「計数表示回路3の入力3bから信号を供給し、表
示によって使用者に修正過程が進行中であり、従ってス
トップウオッチが使用できないことを知らせるようにす
る。
本発明による時計の、第7図に示す別の実施例において
は、ストップウオッチ機能制御回路37の出力37bは
しジスタ7の0復帰の入力71に接続されている。また
他の出力37aはオアゲート39の入力39aに接続さ
れている。この場合ストップウオッチ機能はいつでも選
定できる。修正過程の進行中に選定されると修正が中断
され、レジスタ7は休止状態に戻される。その出力7b
は従って論理状態1に戻り、これが単安定マルチパイプ
レータ42及びオアゲート43を介して計数器32ない
し35の計数値を0にリセットする。
は、ストップウオッチ機能制御回路37の出力37bは
しジスタ7の0復帰の入力71に接続されている。また
他の出力37aはオアゲート39の入力39aに接続さ
れている。この場合ストップウオッチ機能はいつでも選
定できる。修正過程の進行中に選定されると修正が中断
され、レジスタ7は休止状態に戻される。その出力7b
は従って論理状態1に戻り、これが単安定マルチパイプ
レータ42及びオアゲート43を介して計数器32ない
し35の計数値を0にリセットする。
第1図は分周器の分周率調節手段を有する公知の時計の
ブロック図、第2図は本発明による時計の一実施例のブ
ロック図、第3図は本発明による時計に使われる計算回
路の一実施例のブロック回絡図、第4図は計算回路の別
の実施例のブロック回路図、第5図は本発明による時計
の別の実施例のブロック図、第6図はストップウオッチ
の本発明による一実施例のブロック回路図、第7図はス
トップウオッチの別の実施例のブロック回路図である。 1・・・・・・発振器、2・・・・・・分周器、3・・
・・・・計数表示回路、4・・…・分周率制御回路、5
…・・・記憶回路、6・・・・・・計算回路「 7・・
・・・・レジス夕、8…・・・双安定回路、9,10,
36,38・…・・アンドゲート、11,39,43…
…オアゲート、12,26…・・・押ボタン、13,1
4・・…・アンドゲート、15,16・・・・・・二進
計数器、17,19・・・・・・伝達回路、18・・・
・・・除算回路、20・・・・・・乗算回路、21・・
…・記憶回路、22・・・・・・加減算回路、24・・
・・・・ナコーダ、25・・・・・・切襖回路、32・
・・・・・1′1の抄計数器、33,301・・・・・
・秒計数器、34,302…・・・分計数器、35,3
03・…・・時計数器、37・・・・・・ストップウオ
ッチ機能制御回路、40・・・・・・コミュテータ、4
1・・・・・・ィンバータ、42・…・・単安定マルチ
パイプレータ、304・・・・・・表示部。FIG.l
FIG,2FIG.3 FIG.ム FIG.5 FIG.6 FIG.7
ブロック図、第2図は本発明による時計の一実施例のブ
ロック図、第3図は本発明による時計に使われる計算回
路の一実施例のブロック回絡図、第4図は計算回路の別
の実施例のブロック回路図、第5図は本発明による時計
の別の実施例のブロック図、第6図はストップウオッチ
の本発明による一実施例のブロック回路図、第7図はス
トップウオッチの別の実施例のブロック回路図である。 1・・・・・・発振器、2・・・・・・分周器、3・・
・・・・計数表示回路、4・・…・分周率制御回路、5
…・・・記憶回路、6・・・・・・計算回路「 7・・
・・・・レジス夕、8…・・・双安定回路、9,10,
36,38・…・・アンドゲート、11,39,43…
…オアゲート、12,26…・・・押ボタン、13,1
4・・…・アンドゲート、15,16・・・・・・二進
計数器、17,19・・・・・・伝達回路、18・・・
・・・除算回路、20・・・・・・乗算回路、21・・
…・記憶回路、22・・・・・・加減算回路、24・・
・・・・ナコーダ、25・・・・・・切襖回路、32・
・・・・・1′1の抄計数器、33,301・・・・・
・秒計数器、34,302…・・・分計数器、35,3
03・…・・時計数器、37・・・・・・ストップウオ
ッチ機能制御回路、40・・・・・・コミュテータ、4
1・・・・・・ィンバータ、42・…・・単安定マルチ
パイプレータ、304・・・・・・表示部。FIG.l
FIG,2FIG.3 FIG.ム FIG.5 FIG.6 FIG.7
Claims (1)
- 【特許請求の範囲】 1 下記の構成要件からなる、分周率が調節可能な電子
時計:比較的高い周波数のパルスを発生する発振器1;
前記発振器の出力を受けて、この比較的高い周波数を分
周して、周波数1Hzのパルスを含め2種類以上の周波
数のパルスを送り出す分周器2;前記分周器から周波数
1Hzのパルスを受け、これを計数して時間に関する情
報を表示する計数表示回路3;前記分周器の分周率を調
節する分周率制御回路4;前記分周率制御回路の分周率
調節の大きさに関する情報を記憶する第1の記憶回路5
;前記分周器から周波数1Hzのパルスを、外部から与
えられる第1の信号と第2の信号との間計数し、0ない
し59に相当する2進数を出力として供与する、モジユ
ール60の第1の計数器15;前記計数表示回路から毎
時1パルスの出力を受け、前記外部から与えられる第1
の信号と第2の信号との間のパルス数〔H〕を計数する
第2の計数器16;前記第2の計数器の計数値〔H〕を
、前記第2の信号が与えられたときに出力として供与す
る第1の伝達回路17;前記第1の計数器の出力が0な
いし29であるときはその数を、出力が30ないし59
であるときはその数の60に対する補数を、前記第2の
信号が与えられたときに出力〔S〕として供与する第2
の伝達回路19;前記第2の伝達回路の出力〔S〕を前
記第1の伝達回路の出力〔H〕で割つた商〔E〕を出力
として供与する除算回路18;分周率を調節する数〔P
〕を得るための倍率因子〔K〕を記憶させておく第2の
記憶回路21;前記除算回路の出力〔E〕と前記第2の
記憶回路の出力〔K〕とを掛けて、分周率を調節する数
〔P=K・E〕を出力として供与する乗算回路20;前
記乗算回路からの出力〔P〕を受け、時計が進んでいる
か遅れているかを示す前記第1の記憶回路に記憶されて
いる値に加算または減算を行つて、分周率調節の大きさ
に関する修正された情報を前記第1の記憶回路に供与す
る加減算回路22;2 前記第1の計数器15は、前記
分周器から与えられる周波数2^nHz(nは正整数)
のパルスを、前記外部から与えられる第1の信号と第2
の信号との間計数し、0ないし2^n×60−1に相当
する2進数を出力として供与する、モジユール2^n×
60の計数器であり;前記第2の伝達回路19は、前記
モジユール2^n×60の計数器の出力が0ないし2^
n×30−1であるときはその数を、出力が2^n×3
0ないし2^n×60−1であるときはその数の2^n
×60に対する補数を出力〔S〕として供与する伝達回
路であり;前記第2の記憶回路21と前記乗算回路20
とを不要とする、特許請求の範囲第1項記載の分周率が
調節可能な電子時計。 3 前記外部から与えられる第1の信号を受けてから前
記第2の計数器16が所定のパルス数を計数しないうち
は前記第2の信号が与えられてもそれを遮断する手段2
4,10を更に包含する、特許請求の範囲第1項記載の
分周率が調節可能な電子時計。4 下記のストツプウオ
ツチ機能が付加された、特許請求の範囲第1項記載の分
周率が調節可能な電子時計;ストツプウオツチ機能が選
定されているときと、選定されていないときとで、出力
が異なるストツプウオツチ機能制御回路37;ストツプ
ウオツチ機能が選定されているときは、前記第1の信号
及び第2の信号が外部から与えられてもそれらを遮断す
る手段41;ストツプウオツチ機能が選定されていると
きは前記分周器から供与される周波数10Hzのパルス
を計数し、選定されていないときは前記外部から与えら
れる第1の信号と第2の信号との間、前記分周器から供
与される周波数10Hzのパルスを計数する1/10秒
計数器32;前記1/10秒計数器から送られるパルス
を計数し、その計数値を第2の伝達回路に供与する秒計
数器33;前記秒計数器から送られるパルスを計数する
分計数器34;前記分計数器から送られるパルスを計数
し、その計数値を前記第1の伝達回路に供与する時計数
器35;ストツプウオツチ機能が選定されているときに
、前記1/10秒計数器、秒計数器、分計数器、時計数
器の計数値を表示部304に送るコミユテータ40。
Applications Claiming Priority (2)
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CH511976A CH604256B5 (ja) | 1976-04-23 | 1976-04-23 | |
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Family Applications (1)
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-
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- 1976-04-23 CH CH511976D patent/CH511976A4/xx unknown
-
1977
- 1977-04-13 DE DE2716734A patent/DE2716734C3/de not_active Expired
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