JPS6039191B2 - 分周率が調節可能な電子時計 - Google Patents

Description

【発明の詳細な説明】 本発明は発振装置、分周率調節可能の分欄器、表示修正
及び時刻合わせをするための装置を備えた計数及び表示
回路、分周器の分周率調節と実施すべき調節指令の値を
収容している記憶装置との回路からなる電子時計を対象
とする。

電子時計においては周波数標準はいよいよ水晶によって
構成され、その共振周波数はその製造中に注意深く調節
しなくてはならない。

また可変コンデンサも水晶の偏差による周波数の変動を
後から修正するのを可能にするため発振器に設けておか
ねばならない。この費用がかかる調節と場所塞ぎの可変
コンデンサの使用とを避けるため、発振周波数が理想的
な値とは僅か異なっている水晶の使用を可能にするさま
ギまな方式が提案されている。

分周器を休止状態にしないで、この分周器の分周率を調
節する時計は公知である。

この種の回路はスイス国特許第５５う ５５計号に記載
してある。別の時計では分周器の分周率自体は一定に保
たれるが発振器と分周器の間に接続された回路が、特定
の時間の間にあるいくつかのパルスを消去する。この種
の回路はスイス国特許第５３４，９１３号に記載してあ
る。用いられる制御回路がどのような種類にせよ、これ
には記憶回路が添えてあり、この記憶回路は一般に、実
施すべき調節値Ａに相当する二進情報を送り出す双安定
の電子回路によって作られている。

時計の外部手段は、時として内部回路と組み合わせて、
これらの記憶回路を任意の状態におくことを可能にする
。

精密な時計は極めて正確な発振器を備えていなくてはな
らないが、明らかに製作者の処理に委ねられていて、必
ずしも時計メーカの自由にはならず、使用者の自由にも
ならないことは確かである。記憶回路に収容された情報
が例えば電池の電圧変化によって失われ、また水晶の発
振周波数の偏差により所望の情報に正確に一致しなくな
ったときは時計を工場に戻すかあるいは必要な装置を持
った専門家に委託しなくてはならない。本発明の目的は
使用者が自分で、複雑な操作ないこまた特殊な装置を用
意する必要ないこ記憶回路に収容された調節値を修正で
きるようにすることである。

本発明による時計は調節値の修正過程を開始させる手段
、修正のために加えられる二つの作用間の経過時間の測
定を可能にする計数器、修正のために加えられる二つの
作用間で時計が計数した時間とこれらの二つの作用間で
実際に経過した時間との偏差の測定を可能にする手段及
び経過時間計数器と偏差測定時間とがもたらす表示に応
じて修正値を計数して指令を発する計算回路を備えてい
ることを特徴とする。

本発明はまた、修正のための上記二つの作用はいずれも
テレビ、ラジオの時報などを使って行われるが、二つの
作用間の時間の長さは予め定められた一定時間ではなく
、二つの時報などの間であれば任意の時間でよいことを
特徴とする。

以下、図面を参照して本発明を詳細に説明する。

添付図面において、実際には単一の導体に相当する結線
は単線で表し、複数の導体に相当する結線は二重線で表
してある。

矢印は情報移動方向を示す。第１図は発振装置として用
いられる発振器１を含む公知の時計の回路図を示す。

この発振器は一般に水晶発振器である。これは比較的高
い周波数のパルスを分席器２の入力２ａに送る。この分
周器２には出力２ｃがあり、比較的低い周波数例えばＩ
ＨＺのパルスを計数表示回路３の入力３ａに送る。この
回路３は計数器及び在来の秒・分及び時並びに場合によ
って日附・曜日及び月の表示を含んでいる。また例えば
電池交換または一つの時間帯から他の時間帯へ時計所持
者が移動する際に用いられる公知の表示修正手段も備え
ている。そのほか時計の表示が正しい時刻と３の砂未満
の範囲で違っているときに用いられる時刻合わせ装贋を
備えており、これは本出願人が１９７６王１月１２日提
出したスイス国特許出願第２６３／７６号に記載したよ
うに、時報などを利用して秒計数器を０に戻し、場合に
よっては更に分計数器を１単位進めることによって時刻
を合わせる。分周器２にはそのほか出力２ｄがあり、調
節量に関する情報を分周率制御回路４の入力４ａに送る
。

また第２の入力２ｂがあり回路４の出力４ｃから調節の
情報を受ける。分周率制御回路４はその入力４ｂを通し
て、実施すべき調節の大きさに関する情報を記憶回路５
の出力５ｂから受ける。

この回路５の入力５ａには図示されていない外部の手段
から所望の情報が導入される。これらの回路はすべて公
知であり、例えば上記の刊行物に見出すことができる。

従ってこれらについては、これ以上述べない。第２図は
第１図と同様に発振器１、分周器２、計数表示回路３、
分周率制御回路４及び記憶回路５を備えた本発明の時計
の回路図の一例を示す。

これらの回路は図のように接続されており第１図のもの
と同様な機能がある。この時計はそのほかに計算回路６
があり、これは始動の入力６ａ、分周器２の出力２ｅか
ら比較的周波数の高い信号を受ける入力６ｂ、分周器２
の出力２ｃから送られる周波数ＩＨＺの信号を受ける入
力６ｃ、計数表示回路３の出力３ｃから送られる毎時１
パルスの周波数の信号を受ける入力６ｄ、記憶回路５に
記憶されている情報を受ける入力６ｅ、後述する計数過
程の終に調節の大きさに関する情報を記憶回路５の入力
５ａに供給する出力６ｆ及び計数表示回路３の入力３ｂ
に接続された出力６ｇがある。計算回路６の実施例の一
つが第３図に示してある。

この実施例による計算回路６にはしジスタ７があり、レ
ジスタ７は各瞬間その出力７ｂないし７ｋのうちの唯一
つだけが論理状態１にあり、他の出力はすべて論理状態
０にあるように作られている。

このレジスタ７には入力７ａがあり、これには後述する
条件でパルスが加えられる。入力７ａにパルスが加えら
れるごとに論理状態１にある出力は論理状態０に移行し
、同時にすぐ次の論理状態０にある出力が論理状態１に
移行する。最後の出力７ｋが論理状態１にあるとき、新
たにパルスが入力７ａに加えられると、出力７Ｍま論理
状態０に、第１の出力７ｂが論理状態１に移行する。以
下この世力７ｂが常時には論理状態１にあるものとして
説明する。この出力７ｂは、在来のしかたで二つの相互
に接続されたノアゲートからなる双安定回路８の入力８
ｂに接続されている。

常時にはこの入力８ｂが論理状態１にあるので、出力８
ｄは論理状態０にある。この論理状態０はアンドゲート
９の入力９ｂに加えられ、これがまたその出力９ｃを論
理状態０にする。レジスタ７の論理状態０にある出力７
ｄは双安定回路８の入力８ａに接続されており、常時に
は出力８ｄが論理状態０にあるので、出力８ｃは論理状
態１にある。この論理状態１はアンドゲート１０の入力
ｌｏｂに加えられる。アンドゲート１０の別の入力１０
ａに論理状態１の信号が加えられると、出力１０ｃは論
理状態１になる。このアンドゲート１０の出力１０ｃは
オアゲート１１を介してレジスタ７の入力７ａに接続さ
れている。時計の使用者が押ボタン１２を、テレビ、ラ
ジオの時報などに合わせて押すと、論理状態１の信号が
アダプタ回路（図示せず）を介して計算回路６の入力６
ａに加えられ、そこからアンドゲート１０及びオアゲー
ト１１を通してレジスタ７の入力７ａに加えられる。

この信号はしジスタ７の出力７ｂを論理状態０に、出力
７ｃを論理状態１にする。出力７ｃの論理状態１はアン
ドゲート１３及び１４の入力１３ｂ，１４ｂにそれぞれ
加えられ、これは入力１３ａ，１４ａの論理状態を出力
１３ｃ，１４ｃにそれぞれ移行させる効果がある。

入力１３ａにある信号は分周器２の出力２ｃから加えら
れる（第２図）。この信号は本発明の第１の実施例では
周波数ＩＨ２のパルスから構成され、その精度は発振器
１と分周器２の精度で決まる。これらのパルスはアンド
ゲート１３を通って二進計数器１５の入力ａに加えられ
る。この計数器は０なし・し５９の十進数に相当する二
進数が次々にその出力１５ｃに示されるようになってい
る。出力１５ｃが十進数５９に相当する二進数を示して
いるとき、次に入力１５ａに加えられるパルスは出力１
５ｃを０に相当する二進数に移行させる。従って計数器
４５はモジュール６０の二進計数器である。これは押ボ
タン１２を最初に押してから経過したモジュール６０の
秒数を収容している。計数器１５には別の出力１５ｄが
あり出力１５ｃが０なし、し２９の数に相当する状態に
あるときは第１の、例えば、０の論理状態にあり、出力
１５ｃが３０ないし５９の数に相当する状態にあるとき
は第２の、例えば、１の論理状態にある。ゲート１４の
入力１４ａにある信号は計数表示回路３の出力３ｃから
加えられ（第２図）、毎時１の周波数のパルスで構成さ
れる。

これらのパルスは二進計数器１６の入力１６ａに加えら
れる。この計数器１６の出力１６ｃは押ボタン１２を最
初に押してから経過した時間数に相当する二進数を示す
。レジスタ７の出力７ｃにある論理状態１の信号は計算
回路６の出力６ｇを通って計数表示回路３の入力３ｂに
供給される。

添付図面には示してない手段が設けてあって、出力７ｃ
が論理状態１にあると、押ボタン１２が押されて修正の
過程が進行中であることを示す表示がなされるようにし
てある。時計の使用者が２度目に押ボタン１２を、改め
てテレビ、ラジオの時報などに合わせて押すと、論理状
態１の信号が計算回路６の入力６ａを通りアンドゲート
１０及びオアゲート１１を通ってレジスタ７の入力７ａ
に送られる。

この信号はしジス夕７の出力７ｃを論理状態０にし、出
力７ｄを論理状態１に移行させる。出力７ｃの論理状態
０の信号はァンドゲート１３，１４の出力を変え計数器
１５，１６を閉鎖する。このとき計数器１６は押ボタン
１２を最初に押してから経過した時間数日を収容してお
り、計数器１５は同じく押ボタン１２を最初に押してか
ら計数したモジュール６０の秒数Ｎを収容している。押
ボタン１２を最初に押してから次に押すまでに時間が３
Ｍ秒を超えて進み又は遅れることはないとすると、数Ｎ
が０なし、し２９であるときは時計が進んだことを意味
し、Ｎは進みの秒数Ｓを表し、Ｎ：Ｓである。

Ｎが３０ないし５９であるときは時計が遅れたことを意
味し、Ｎは遅れの秒数Ｓの６０に対する補数を表しＳ＝
６０一Ｎである。レジスタ７の出力７ｄの論理状態１の
信号は伝達回路１７の入力１７ａに加えられ、計数器１
６の内容を除算回路１８の入力１８ｄに移行させる。

同じ論理状態１の信号はまた伝達回路１９の入力１９ａ
にも加えられ、計数器１５の内容を、計数器１５の出力
１５ｄから入力１９ｃに加えられる信号が時計の進みに
相当する状態にあるときには、除算回路１８の入力１８
ｃへ移行させ、出力１５ｄの信号が遅れに相当する状態
にあるときには入力１９ｂにある信号の６０に対する補
数が出力１９ｄに移され、そこから除算回路１８の入力
１８ｃに移される。レジスタ７の出力７ｄにある論理状
態１の信号はまた双安定回路８の状態を変える。従って
出力８ｃは論理状態０に移行しアンドゲート１０を閉じ
る。出力８ｄは論理状態１に移行し、これらがアンドゲ
ート９の入力９ｂに加えられる。このアンドゲ−ト９の
入力９ａにある信号は従って出力９ｃに、更にそこから
オアゲート１１を通ってレジスタ７の入力７ａに到達す
る。アンドゲート９の入力９ａにあるこの信号は分周器
２の出力２ｅからもたらされる比較的高い周波数の相次
いで来るパルスによって構成されている。従ってこの瞬
間から押ボタン１２は不活動状態となり、レジスタ７は
分周器２の出力２ｅからのパルスを受けて比較的遠いリ
ズムで論理状態１の状態を出力７ｅから７ｋへと順々に
変えて行く。除算回路１８はその入力１８ｃにある二進
数Ｓを入力１８ｄにある二進数日で割った商Ｅを出力１
８ｅにもたらすように構成されている。

二進数の除算回路では除算は一般に複数回の連続した基
本操作によって行われる。この回路では、レジス夕７の
出力７ｅに接続されている除算回路１８の第１の入力１
８ａが論理状態１にあるとき第１の基本操作が行われ、
次は図には省略されている第２の入力が論理状態１なつ
たとき行われ、最後の操作はしジスタ７の出力７ｆから
の入力１８ｂが論理状態１になったとき行われる。

商Ｅはそのとき除算回路１８の出力１８ｅに現れる。こ
の商Ｅは時間あたりの秒数で表した時計の進みまたは遅
れを表す。

分周率制御回路４に与えるべき数は、Ｅに、使用する調
節方式によって異なる倍率因子で下式に相当するＫを乗
じたものである。Ｋ＝羨慕ここにｆｏは修正すべき発振
パルス周波数でＴｃは修正周期、すなわち、時間Ｔｃ経
つ毎に修正がなされる。

この乗算を実施するため乗算回路２０が設けられており
、その入力２０ｃのＫと入力２０ｄのＥとの積がその出
力２０ｅにもたらされる。

所与の型の修正回路ではＫは定数である。従ってこれを
収容している記憶回路２１は単純な固定記憶装置（ＲＯ
Ｍ）でよい。乗算回路２０は二進数の乗算回路であれば
どのような型式のものでもよい。

上述の除算操作の場合と同様に乗算も複数回の基本操作
によって実施され、第１の操作は乗算回路２０の入力２
０ａに接続されているレジスタ７の出力７ｇが論理状態
１になったときに行われ、最後の操作は乗算回路２０の
入力２０ｂに接続されているレジスタ７の出力７ｈが論
理状態１になったときに行われる。このとき積Ｐ＝Ｋ・
Ｅが乗算回路の出力２０ｅに現れる。この積は、分周率
制御回路４が分周器２の分筒率を修正して分周器２がそ
の出力２ｃにもたらす信号の周波数が厳密に所望の周波
数、例えばＩＨＺとなるようにするために、記憶回路５
に記憶されている数に加え又はこれから減じなくてはな
らない数を表す。この加減算操作は加減算回路２２によ
って行われ、この回路はその入力２２ｃを通して数Ｐを
、記憶回路５に記憶されている数Ａをその入力２２ｄを
通して、また計数器１５の出力１５ｄから送り出される
時計の進み又は遅れを示す信号をその入力２２ｅを通し
て受け入れる。

加減算回路２２で実施される操作（加算又は減算）は分
周率制御回路４の型式に依存する。パルス抑制によって
作動する制御回路については、時計が進んでいるならＰ
をＡに加え、遅れているなら減じなくてはならない。こ
れに反して分周器を事前選択の状態におく制御回路につ
いては時計が進んでいるならＰをＡから減じ、遅れてい
るなら加えなくてはならない。加減算回路２２はどのよ
うな型式のものでもよい。

除算回路１８及び乗算回路２０と同様に、レジスタ７の
出力７ｉないし７ｊに接続されている入力２２ａないし
２２ｂが論理状態１になると、次々に加算又は減算が行
われる。論理状態１になるのが入力２２ｂであるとき、
実施される最後の操作による結果が出力２２ｆに現れる
。回路２３は、レジスタ７の出力７ｋが論理状態１にな
ったとき記憶回路５の入力５ａにこの結果を移す。次に
レジスタ７の入力７ａに加えられる後続のパルスが出力
７ｋを論理状態０に、出力７ｂを論理状態１に戻す。こ
の論理状態１の信号が双安定回路８の入力８ｂに加えら
れて、その出力８ｄを論理状態０に、その出力８ｃを論
理状態１にする。従って、アンドゲート９が閉じられる
ので、レジス夕７の出力７ｂは論理状態１のままでいる
。また、アンドゲート１０は、次に使用者が押ボタン１
２を押すと、その入力１０ａに到着する論理状態１の信
号を通過させるような状態に再びおかれる。同時に、レ
ジスタ７の出力７ｂにある論理状態１は計数器１５，１
６の入力１５ｂ，１６ｂに加えられ、これを０に相当す
る状態に戻す。上述の計算回路６は考え得る多数の計算
回路の一つにすぎないことは明らかである。

とくに除算回路１８と乗算回路２０とは第３図に示すよ
うな別個のものではなく、一つの回路として実現するこ
とができる。また、操作の順序が上述のものと異なって
もよい。

特に、数Ｓを数日で割る前に定数Ｋを掛けてもよく、こ
の計算回路を案出することは容易である。また、制御回
路４のパラメータを正しく選ぶと乗算操作が省略できる
。これを行うためには適宜な修正周期Ｔｃを選び、かつ
計算回路６の入力６ｃを、周波数ＩＨＺのパルスをもた
らす分周器２の出力２ｃではなく、第２図に点線で示す
ように周波数ＫＨＺのパルスをもたらす別の出力２ｆに
接続する。そして、計数器１５をモジュールＫ・６０の
二進計数器とする。このようにすると、押ボタン１２を
２度目に押したとき計数器１５にある数は正確にＫ・Ｎ
となる。

この数が０なし、しＫ・３０−１であると時計が進んで
いることを意味し、一方Ｋ・３０ないしＫ・６０−１で
あると時計は遅れている。後者の場合は除算回路１８の
入力１８ｃに印加されるものはＫ・６０に対する補数で
ある。以下に数値例で説明する。公知のシステムにおい
て周波数ｆｏを１６３８４ＨＺに、修正周期Ｔｃを３２
秒とすると、倍率因子Ｋは下記のようになる：Ｋ＝亀錘
じ塁２＝，４５．６３を． ３６００ これに対して周波数ｆｏこ１６３８４日２、修正周期Ｔ
ｃ＝２８．１２９砂を選ぶとＫ＝１６３８４×２８．１
２５＝，２８ ３６００ の値の倍率因子Ｋが得られる。

このＫの値は２の丁度７秦であり、計算回路６の入力６
ｃは周波数１２８ＨＺのパルスとなり、発振周波数のを
段階的に分周すればよい。

計数器１５はその場合２度目に押ボタン１２を押す瞬間
に１２８・Ｎの値を収容しており、乗算回路２０は省略
できる。除算回路１８の出力１８ｅは加減算回路２２の
入力２２ｃに直接接続される。第３図に示し、かつ上述
した操作においては押ボタン１２を最初に押してから２
度目に押すまでの時間は定まっていない。

しかし計算回路の精度はこの時間とともに増大する。従
って最小時間を定めそれ以下では新たに押ボタン１２を
押しても効果がないようにするのが有利である。この目
的は計算回路６を第４図に示すように改変すると達成で
きる。同図はデコーダ２４を示し、その入力２４ａは計
数器１６の出力１６ｃに、入力２４ｂはしジスタ７の出
力７ｂに接続されている。このデコーダ２４の出力２４
ｃはアンドゲート１０の第３の入力１０ｄと計算回路６
の出力６ｇに接続されており、出力６ｇはもはやレジス
タ７の出力７ｃには接続されていない。このデコーダ２
４はその入力２４ａが特定の数、例えば１６より大きい
十進数に相当する状態にあるとき、またはレジス夕７の
出力７ｂが論理状態１にあるときに、その出力２４ｃが
論理状態１にあり、その他の場合は論理状態０にあるよ
うに構成されている。

従ってこれは単にオァゲートで、一つの入力２４ａが計
数器１６の出力１６ｃに接続され（ただし出力１６ｃが
１６より大きいとき論理状態１，１６以下のとき論理状
態０に相当する）、別の入力２４ｂがレジス夕７の出力
７ｂに接続されているとみてもよい。こうしてアンドゲ
ート１川ま使用者が押ボタン１２を最初に押さない限り
開いている。押ボタン１２を最初に押すとアンドゲート
１０の入力１０ｄは論理状態０に移行して押ボタン１２
に加えられる作用を無効にする。この例においては入力
１０ｄが論理状態１に移行し、押ボタン１２を介して加
えられる信号がレジスタ７に働きかけるのを可能にする
のは１６時間経過して計数器１６が１６を計数した後で
ある。１曲時間経過すると出力６ｇから計数表示回路３
に論理状態１の信号が送られて、使用者に修正過程を終
了させるため押ボタン１２を押すことができる旨を知ら
せる。

計数及び修正過程の順序は上述のものと同じである。第
５図は上述の実施例にうちの一つによって作った時計、
ただし発振器の発振周波数調節に関する情報を収容して
いる記憶回路５が事前選択式可逆計数器であるものを示
す。

この計数器は上述の実施例において用いた記憶回路同様
その入力５ａにより特定の状態におくことができる。そ
のほか一つの計数入力５ｃ，５ｄがある。入力５ｃに加
えられるパルスは記憶内容増大を起こさせ、入力５ｄに
加えられるパルスは記憶内容減少を起こさせる。この回
路は公知であり、ここではこれ以上詳しく記述しない。
その入力５ｃ，５ｄは切換回路２５の出力２５ｃ，２５
ｄにそれぞれ接続されており、切襖回路２５はその入力
２５ａから押ボタン２６が押されたとき与えられる信号
を受ける。

入力２５ａからの信号は、計算回路６の出力６ｈを介し
て計数器１５の出力１５ｄにある信号を受ける別の入力
２５ｂの状態に応じて、出力２５ｃまたは出力２５ｄか
ら送り出される。出力１５ｄの論理状態は時報の瞬間に
時計が進んでいるかまたは遅れているかを示すから、押
ボタン２６を押して記憶回路５の内容を一歩一歩修正し
、従ってまた時計の進行を修正することが可能である。
この切換回路２５は本出願と同様に提出の特許出願の優
先権であるスイス国特許出願第５１２０／７６号に詳細
記述してある。切襖回路２５を付加することの利点は、
例えば時計の電源電池の交換の際に生じる遅れなどを極
めて正確かつ迅速に修正することを可能にすることにあ
る。

いくつかの時計には補助計数器及びこれを連動及び切離
すための手段や計数器の内容を表示するための手段が設
けられている。

特にストップウオッチ及び各種スポーツ用の特殊計数器
つきの時計のがそれで、第６図はこの種のストップウオ
ッチを示す。第３図の時計と同様に発振器１及び分周器
２を備え、後者の出力２ｃはＩＨＺのパルスを秒計数器
３０１に送り、これに分計数器３０２、時計数器３０３
などが続いている。分周器２の補助出力２ｇはＩＨＺよ
り大きい周波数、例えば１０日２のパルスをストップウ
オッチ回路に送る。第６図の例においては、この周波数
は１０ＨＺであり、ストップウオッチ回路は１／１の砂
計数器３２、秒計数器３３、分計数器３４及び時計数器
３５からなる。分周器２の出力２ｇはアンドゲート３６
を介して計数器３２の入力に接続されており、アンドゲ
ート３６の第２の入力は、ストップウオッチ機能制御回
路３７の出力３７ａからアンドゲート３８及びオアゲー
ト３９を通って信号を受ける。計数器３２ないし３５の
出力信号並びに計数器３０１ないし３０３の出力信号は
コミュテータ４０の入力に送られる。コミュテータ４０
の役目は、制御回路３７の出力３７ｂから入力４０ａに
送られてくる信号に応じて、計数器３０１ないし３０３
から送られてくる信号か、計数器３２なし、し３５から
送られてくる信号かのいずれかを表示部３０４に送るこ
とである。入力４０ａに送られてくる信号はストップウ
オッチ機能が選定されていないとき特定の論理状態例え
ば０にあり、選定されている場合は他の論理状態例えば
１にある。このストップウオッチ機能制御のために用い
られる回路はすべて公知であり、ここでは詳細に述べな
い。第６図に示す時計ではアンドゲート３８の第２の入
力はしジスタ７の出力７ｂに、オアゲ−ト３９の第２の
入力は同じレジス夕７の出力７ｃに接続されている。

そのほか秒計数器３３の出力３３ｂは伝達回路１９の入
力１９ｂに接続されており、時計数器３５の出力３５ｂ
は伝達回路１７の入力１７ｂに接続されている。こうし
て常時においてはストップウオッチ機能は制限ないこ使
用でき、レジスタ７の出力７ｂは論理状態１にありアン
ドゲート３８を開いている。ストップウオッチ機能が選
定されると、ストップウオッチ機能制御回路３７の出力
３７ｂにある論理状態１の信号はィンバー夕４１によっ
て反転され、アンドゲート１０の別の入力１０ｅへ送ら
れ、押ボタン１２を押しても修正過程が始まらないよう
にする。これに反してストップウオッチ機能が選定され
ていないときに、押ボタン１２を最初に押すと、アンド
ゲート３８は、レジスタ７の出力７ｂが論理状態０にな
るので閉じる。そしてレジスタ７の出力７ｃから送り出
される論理状態１の信号がオアゲート３９を介してアン
ドケート３６に加えられる。分周器２の出力２ｇから送
り出されるパルスはそのとき計数器３２まで達する。計
数器３３，３４及び３５もまた先行する計数器からそれ
ぞれ秒、分、時の周期のパルスを受けそれを計数する。
使用者が２度目に押ボタン１２を押すと、出力７ｃが論
理状態０になるので、アンドゲート３６が閉じ、計数器
３２なし、し３５はその状態にとどまる。計数器３３と
３５との内容は第３図の計算回路６における計数器１５
，１６の内容と同様に処理される。修正過程の終にレジ
スタ７の出力７ｂが論理状態１に戻るとき、計数器３２
ないし３５を０に戻す信号が単安定マルチパイプレータ
４２からオアゲート４３を通って送られる。オアゲート
４３の別の入力ストップウオッチ機能制御回路３７の出
力３７ｃから送られる０復帰信号を受ける。修正過程が
進行中であると、ストップウオッチ機能は使用できない
ので「計数表示回路３の入力３ｂから信号を供給し、表
示によって使用者に修正過程が進行中であり、従ってス
トップウオッチが使用できないことを知らせるようにす
る。

本発明による時計の、第７図に示す別の実施例において
は、ストップウオッチ機能制御回路３７の出力３７ｂは
しジスタ７の０復帰の入力７１に接続されている。また
他の出力３７ａはオアゲート３９の入力３９ａに接続さ
れている。この場合ストップウオッチ機能はいつでも選
定できる。修正過程の進行中に選定されると修正が中断
され、レジスタ７は休止状態に戻される。その出力７ｂ
は従って論理状態１に戻り、これが単安定マルチパイプ
レータ４２及びオアゲート４３を介して計数器３２ない
し３５の計数値を０にリセットする。

【図面の簡単な説明】

第１図は分周器の分周率調節手段を有する公知の時計の
ブロック図、第２図は本発明による時計の一実施例のブ
ロック図、第３図は本発明による時計に使われる計算回
路の一実施例のブロック回絡図、第４図は計算回路の別
の実施例のブロック回路図、第５図は本発明による時計
の別の実施例のブロック図、第６図はストップウオッチ
の本発明による一実施例のブロック回路図、第７図はス
トップウオッチの別の実施例のブロック回路図である。 １・・・・・・発振器、２・・・・・・分周器、３・・
・・・・計数表示回路、４・・…・分周率制御回路、５
…・・・記憶回路、６・・・・・・計算回路「 ７・・
・・・・レジス夕、８…・・・双安定回路、９，１０，
３６，３８・…・・アンドゲート、１１，３９，４３…
…オアゲート、１２，２６…・・・押ボタン、１３，１
４・・…・アンドゲート、１５，１６・・・・・・二進
計数器、１７，１９・・・・・・伝達回路、１８・・・
・・・除算回路、２０・・・・・・乗算回路、２１・・
…・記憶回路、２２・・・・・・加減算回路、２４・・
・・・・ナコーダ、２５・・・・・・切襖回路、３２・
・・・・・１′１の抄計数器、３３，３０１・・・・・
・秒計数器、３４，３０２…・・・分計数器、３５，３
０３・…・・時計数器、３７・・・・・・ストップウオ
ッチ機能制御回路、４０・・・・・・コミュテータ、４
１・・・・・・ィンバータ、４２・…・・単安定マルチ
パイプレータ、３０４・・・・・・表示部。ＦＩＧ．ｌ
ＦＩＧ，２ＦＩＧ．３ ＦＩＧ．ム ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．７

Claims (1)

1. 【特許請求の範囲】 １ 下記の構成要件からなる、分周率が調節可能な電子
   時計：比較的高い周波数のパルスを発生する発振器１；
   前記発振器の出力を受けて、この比較的高い周波数を分
   周して、周波数１Ｈｚのパルスを含め２種類以上の周波
   数のパルスを送り出す分周器２；前記分周器から周波数
   １Ｈｚのパルスを受け、これを計数して時間に関する情
   報を表示する計数表示回路３；前記分周器の分周率を調
   節する分周率制御回路４；前記分周率制御回路の分周率
   調節の大きさに関する情報を記憶する第１の記憶回路５
   ；前記分周器から周波数１Ｈｚのパルスを、外部から与
   えられる第１の信号と第２の信号との間計数し、０ない
   し５９に相当する２進数を出力として供与する、モジユ
   ール６０の第１の計数器１５；前記計数表示回路から毎
   時１パルスの出力を受け、前記外部から与えられる第１
   の信号と第２の信号との間のパルス数〔Ｈ〕を計数する
   第２の計数器１６；前記第２の計数器の計数値〔Ｈ〕を
   、前記第２の信号が与えられたときに出力として供与す
   る第１の伝達回路１７；前記第１の計数器の出力が０な
   いし２９であるときはその数を、出力が３０ないし５９
   であるときはその数の６０に対する補数を、前記第２の
   信号が与えられたときに出力〔Ｓ〕として供与する第２
   の伝達回路１９；前記第２の伝達回路の出力〔Ｓ〕を前
   記第１の伝達回路の出力〔Ｈ〕で割つた商〔Ｅ〕を出力
   として供与する除算回路１８；分周率を調節する数〔Ｐ
   〕を得るための倍率因子〔Ｋ〕を記憶させておく第２の
   記憶回路２１；前記除算回路の出力〔Ｅ〕と前記第２の
   記憶回路の出力〔Ｋ〕とを掛けて、分周率を調節する数
   〔Ｐ＝Ｋ・Ｅ〕を出力として供与する乗算回路２０；前
   記乗算回路からの出力〔Ｐ〕を受け、時計が進んでいる
   か遅れているかを示す前記第１の記憶回路に記憶されて
   いる値に加算または減算を行つて、分周率調節の大きさ
   に関する修正された情報を前記第１の記憶回路に供与す
   る加減算回路２２；２ 前記第１の計数器１５は、前記
   分周器から与えられる周波数２＾ｎＨｚ（ｎは正整数）
   のパルスを、前記外部から与えられる第１の信号と第２
   の信号との間計数し、０ないし２＾ｎ×６０−１に相当
   する２進数を出力として供与する、モジユール２＾ｎ×
   ６０の計数器であり；前記第２の伝達回路１９は、前記
   モジユール２＾ｎ×６０の計数器の出力が０ないし２＾
   ｎ×３０−１であるときはその数を、出力が２＾ｎ×３
   ０ないし２＾ｎ×６０−１であるときはその数の２＾ｎ
   ×６０に対する補数を出力〔Ｓ〕として供与する伝達回
   路であり；前記第２の記憶回路２１と前記乗算回路２０
   とを不要とする、特許請求の範囲第１項記載の分周率が
   調節可能な電子時計。 ３ 前記外部から与えられる第１の信号を受けてから前
   記第２の計数器１６が所定のパルス数を計数しないうち
   は前記第２の信号が与えられてもそれを遮断する手段２
   ４，１０を更に包含する、特許請求の範囲第１項記載の
   分周率が調節可能な電子時計。４ 下記のストツプウオ
   ツチ機能が付加された、特許請求の範囲第１項記載の分
   周率が調節可能な電子時計；ストツプウオツチ機能が選
   定されているときと、選定されていないときとで、出力
   が異なるストツプウオツチ機能制御回路３７；ストツプ
   ウオツチ機能が選定されているときは、前記第１の信号
   及び第２の信号が外部から与えられてもそれらを遮断す
   る手段４１；ストツプウオツチ機能が選定されていると
   きは前記分周器から供与される周波数１０Ｈｚのパルス
   を計数し、選定されていないときは前記外部から与えら
   れる第１の信号と第２の信号との間、前記分周器から供
   与される周波数１０Ｈｚのパルスを計数する１／１０秒
   計数器３２；前記１／１０秒計数器から送られるパルス
   を計数し、その計数値を第２の伝達回路に供与する秒計
   数器３３；前記秒計数器から送られるパルスを計数する
   分計数器３４；前記分計数器から送られるパルスを計数
   し、その計数値を前記第１の伝達回路に供与する時計数
   器３５；ストツプウオツチ機能が選定されているときに
   、前記１／１０秒計数器、秒計数器、分計数器、時計数
   器の計数値を表示部３０４に送るコミユテータ４０。