JPS6037646B2 - Ｆｅｔスイツチ回路を備えた帰還増幅回路 - Google Patents
Ｆｅｔスイツチ回路を備えた帰還増幅回路Info
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- JPS6037646B2 JPS6037646B2 JP8727677A JP8727677A JPS6037646B2 JP S6037646 B2 JPS6037646 B2 JP S6037646B2 JP 8727677 A JP8727677 A JP 8727677A JP 8727677 A JP8727677 A JP 8727677A JP S6037646 B2 JPS6037646 B2 JP S6037646B2
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- Japan
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- circuit
- fet
- feedback
- amplifier
- feedback amplifier
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、特にテープレコーダのィコラィザー回路等の
特性切換に用いて好適するＦＥＴスイッチ回路を備えた
帰還増幅回路に関する。
特性切換に用いて好適するＦＥＴスイッチ回路を備えた
帰還増幅回路に関する。
一般に、テープレコーダはノーマルテープ及びクローム
テープ等の使用する磁気テープの種類に応じて再生ィコ
ラィザー特性を切換える必要がある。
テープ等の使用する磁気テープの種類に応じて再生ィコ
ラィザー特性を切換える必要がある。
そしてこの切換えは従来スライドスイッチ等のメカニカ
ルスイッチによって成されているが、近来ＦＥＴ（電界
効果トランジスタ）をスイッチング素子とした電子スイ
ッチが用いられるようになつた。
ルスイッチによって成されているが、近来ＦＥＴ（電界
効果トランジスタ）をスイッチング素子とした電子スイ
ッチが用いられるようになつた。
この電子スイッチはメカニカルスイッチに比して接触不
良及びチャッタリングを防止し得ると共に信号路の配線
が最短で済み、誘導雑音等のトラブルも生せず又回路数
も少なくてコスト的にも安価にできる効果を奏するもの
である。
良及びチャッタリングを防止し得ると共に信号路の配線
が最短で済み、誘導雑音等のトラブルも生せず又回路数
も少なくてコスト的にも安価にできる効果を奏するもの
である。
このことからＦＥＴをスイッチング素子としたＦＥＴス
イッチ回路がテープレコーダのイコライザー回路等の帰
還増幅回路の侍性切換に用いられるようになつた。
イッチ回路がテープレコーダのイコライザー回路等の帰
還増幅回路の侍性切換に用いられるようになつた。
即ち、この種従来のＦＥＴスイッチ回路を備えたィコラ
ィザ−回路は、第１図に示すようにテープレコーダの再
生系路（図示せず）に入出力端１，２が介挿接続される
帰還増幅器３が設けられており、そして帰還増幅器３の
出力端２と反転入力端１′間に、該増幅器３の利得或い
は周波数特性を変化させる複数の抵抗素子Ｒ及び容量素
子Ｃからなる帰還回路４が介挿接続されている。
ィザ−回路は、第１図に示すようにテープレコーダの再
生系路（図示せず）に入出力端１，２が介挿接続される
帰還増幅器３が設けられており、そして帰還増幅器３の
出力端２と反転入力端１′間に、該増幅器３の利得或い
は周波数特性を変化させる複数の抵抗素子Ｒ及び容量素
子Ｃからなる帰還回路４が介挿接続されている。
そして前記帰還回路４は、その中の１つの抵抗素子Ｒに
並列にドレィン電極Ｄが前記帰還増幅器３の出力端２側
に、ソース電極Ｓが反転入力端１′側に接続されると共
にゲート電極Ｇがノーマル及びクロームテープに対応し
たィコラィザ−特性を切換える切換スイッチＳＷの可動
端子ａに接続されたスイッチング用電界効果トランジス
タＦＥＴを備えている。そして前記切換スイッチＳＷの
第１固定端子ｂは接地されると共に第２固定端子ｃは負
バイアス電源−Ｖに接続されている。このように帰還回
路４に切換スイッチＳＷによってスイッチング制御され
るＦＥＴを備えたＦＥＴスイッチ回路５が設けられてい
る。尚、前記切換スイッチＳＷはその可動端子ａを第１
固定端子ｂ側に切換えた時は、前記ＦＥＴをＯＮさせて
テープレコーダのィコラィザ−特性をノ−マルテープ特
性に、また第２固定端子ｃ側に切換えた時は前言苗ＥＴ
をＯＦＦ制御してテープレコーダのィコラィザー特性を
クロームテーブ特性になるように設定する。
並列にドレィン電極Ｄが前記帰還増幅器３の出力端２側
に、ソース電極Ｓが反転入力端１′側に接続されると共
にゲート電極Ｇがノーマル及びクロームテープに対応し
たィコラィザ−特性を切換える切換スイッチＳＷの可動
端子ａに接続されたスイッチング用電界効果トランジス
タＦＥＴを備えている。そして前記切換スイッチＳＷの
第１固定端子ｂは接地されると共に第２固定端子ｃは負
バイアス電源−Ｖに接続されている。このように帰還回
路４に切換スイッチＳＷによってスイッチング制御され
るＦＥＴを備えたＦＥＴスイッチ回路５が設けられてい
る。尚、前記切換スイッチＳＷはその可動端子ａを第１
固定端子ｂ側に切換えた時は、前記ＦＥＴをＯＮさせて
テープレコーダのィコラィザ−特性をノ−マルテープ特
性に、また第２固定端子ｃ側に切換えた時は前言苗ＥＴ
をＯＦＦ制御してテープレコーダのィコラィザー特性を
クロームテーブ特性になるように設定する。
而して、斯るＦＥＴスイッチ回路を備えた従釆のィコラ
ィザ−回路に於いて、帰還回路４の帰還作用によってィ
コラィザー特性を得るもＦＥＴのスイッチングによるＯ
Ｎ、ＯＦＦ制御によってノーマルテープ特性及びクロー
ムテープ特性に応じたィコラィザ‐特性を得るように成
されるが、上記した従来のィコラィザー回路は帰還増幅
器３の入力端子１にｅｉなる入力信号が印加された場合
、ＦＥＴのソース電極Ｓに同様にしてｅｉなる電圧が生
じ、これが結果的に前記ＦＥＴのゲート電極Ｇとソース
電極Ｓ間の電圧ＶＧＳに加算されることになり、入力信
号ｅｉによりＦＥＴのチャンネル抵が変化を受け増幅器
３の出力端の歪を悪化させる欠点が生じる。
ィザ−回路に於いて、帰還回路４の帰還作用によってィ
コラィザー特性を得るもＦＥＴのスイッチングによるＯ
Ｎ、ＯＦＦ制御によってノーマルテープ特性及びクロー
ムテープ特性に応じたィコラィザ‐特性を得るように成
されるが、上記した従来のィコラィザー回路は帰還増幅
器３の入力端子１にｅｉなる入力信号が印加された場合
、ＦＥＴのソース電極Ｓに同様にしてｅｉなる電圧が生
じ、これが結果的に前記ＦＥＴのゲート電極Ｇとソース
電極Ｓ間の電圧ＶＧＳに加算されることになり、入力信
号ｅｉによりＦＥＴのチャンネル抵が変化を受け増幅器
３の出力端の歪を悪化させる欠点が生じる。
また、この歪悪化を防ぐ手段として第１図点線で示すよ
うにＦＥＴのゲートソース電極間に低抗Ｒｏを挿入して
ノーマルテープ時に切換スイッチＳＷによりＦＥＴのゲ
ート電極をオープンにすれば一応改善はされるがこのよ
うにすると前言己切換スイッチＳＷを切換えることによ
り前記増幅器３の出力端が直流的に変化するという具合
が生ずる欠点を有する。
うにＦＥＴのゲートソース電極間に低抗Ｒｏを挿入して
ノーマルテープ時に切換スイッチＳＷによりＦＥＴのゲ
ート電極をオープンにすれば一応改善はされるがこのよ
うにすると前言己切換スイッチＳＷを切換えることによ
り前記増幅器３の出力端が直流的に変化するという具合
が生ずる欠点を有する。
更にはＦＥＴをＯＮ状態にするノーマルテープ使用時、
前言印ＥＴのゲート電極を積極的に開放して上述欠点を
除去することも１手段として考えられるが構成が複雑に
なると共に誘導等のトラブルにより雑音が生じ易い欠点
があり、いずれにしても実用的でない。
前言印ＥＴのゲート電極を積極的に開放して上述欠点を
除去することも１手段として考えられるが構成が複雑に
なると共に誘導等のトラブルにより雑音が生じ易い欠点
があり、いずれにしても実用的でない。
本発明は上述した事情に鑑みて成されたもので帰還増幅
器の出力端に歪を生じせしめることなく且つ出力端の直
流電位を安定にし得、更には誘導雑音を防し得る構成簡
単にして安価な特にテープレコーダのィコラィザー回路
の特性切換に用いて好適するＦＥＴスイッチ回路を備え
た帰還増幅回路を提供することを目的とするものである
。
器の出力端に歪を生じせしめることなく且つ出力端の直
流電位を安定にし得、更には誘導雑音を防し得る構成簡
単にして安価な特にテープレコーダのィコラィザー回路
の特性切換に用いて好適するＦＥＴスイッチ回路を備え
た帰還増幅回路を提供することを目的とするものである
。
以下本発明の−実施例を図面第２図を参照して詳細に説
明する。尚、本発明は帰還増幅器に設けられた帰還回路
をテープレコーダのィコラィザー回路として適用し、第
１図に準じ同一の構成は同一符号で表記すると共に、第
１図に対して異なる構成をもって本発明の説明を述べる
。
明する。尚、本発明は帰還増幅器に設けられた帰還回路
をテープレコーダのィコラィザー回路として適用し、第
１図に準じ同一の構成は同一符号で表記すると共に、第
１図に対して異なる構成をもって本発明の説明を述べる
。
すなわち本発明は帰還増幅器３の出力端２と反転入力端
１′間に介挿接続される帰還回路４に設けられるスイッ
チング用のＦＥＴを備えたＦＥＴスイッチ回路５の接続
構成に特徴を有して構成することにある。
１′間に介挿接続される帰還回路４に設けられるスイッ
チング用のＦＥＴを備えたＦＥＴスイッチ回路５の接続
構成に特徴を有して構成することにある。
即ち、前記帰還回路４に、該帰還回路４を構成する複数
の抵抗素子のうち前記出力端側の第１抵抗素子Ｒ，に対
し並列に、ドレィン電極Ｄを帰還増幅器３の反転入力端
１′側に接続すると共にソース電極Ｓを出力端２に直接
的に接続したスイッチング用ＦＥＴを設け、そしてこの
ＦＥＴのソース電極Ｓとゲ−ト電極Ｇ間に比較的高低抗
の抵抗素子Ｒ２を介挿接続すると共に、該ゲート電極Ｇ
をノーマル及びクロームテープ特性切換用の単一の切換
スイッチＳＷ。
の抵抗素子のうち前記出力端側の第１抵抗素子Ｒ，に対
し並列に、ドレィン電極Ｄを帰還増幅器３の反転入力端
１′側に接続すると共にソース電極Ｓを出力端２に直接
的に接続したスイッチング用ＦＥＴを設け、そしてこの
ＦＥＴのソース電極Ｓとゲ−ト電極Ｇ間に比較的高低抗
の抵抗素子Ｒ２を介挿接続すると共に、該ゲート電極Ｇ
をノーマル及びクロームテープ特性切換用の単一の切換
スイッチＳＷ。
を介して負バイアス電源−Ｖに接続してＦＥＴスイッチ
回路５を構成する。尚、前記功換スイッチＳＷｏは、オ
ン（投入）時にテープレコーダのィコラィザ−特性をノ
ーマルテープ特性に、切換制御すると共にオフ（開放）
時にクロームテープ特性に制御する如く設定されている
。従って、切襖スイッチＳＷｏをオンにした場合、ＦＥ
Ｔのゲート電極Ｇは−Ｖに負バイアスされて該ＦＥＴは
ＯＮ状態に制御され、一方切換スイッチＳＷｏをオフに
した場合、ゲート電極Ｇは−Ｖの負バイアスから開放さ
れると共に前記ＦＥＴのゲート電極は抵抗Ｒ２を介して
直流的に追随したソース電極電位（出力端電位）が与え
られＯＦＦ状態に制御される。
回路５を構成する。尚、前記功換スイッチＳＷｏは、オ
ン（投入）時にテープレコーダのィコラィザ−特性をノ
ーマルテープ特性に、切換制御すると共にオフ（開放）
時にクロームテープ特性に制御する如く設定されている
。従って、切襖スイッチＳＷｏをオンにした場合、ＦＥ
Ｔのゲート電極Ｇは−Ｖに負バイアスされて該ＦＥＴは
ＯＮ状態に制御され、一方切換スイッチＳＷｏをオフに
した場合、ゲート電極Ｇは−Ｖの負バイアスから開放さ
れると共に前記ＦＥＴのゲート電極は抵抗Ｒ２を介して
直流的に追随したソース電極電位（出力端電位）が与え
られＯＦＦ状態に制御される。
よって、このようにＦＥＴは切換スイッチＳＷ。
のオン，オフ制御によってスイッチング制御されてノー
マル及びクロームテープ特性のィコラィザ−特性切換が
行なわれる。従って、本発明の斯る回路構成によると切
換スイッチＳＷｏの切換によるＦＥＴのスイッチング制
御時ＦＥＴのゲート電位は抵抗Ｒ２の作用によりソース
電位に追随し、ゲート・ソース電極間の電位・は常に一
定電位（零電位）に保たれるのでゲート・ソース電極間
のチャンネル抵抗は信号による変化を受けることがない
ので歪発生を防止することができる。
マル及びクロームテープ特性のィコラィザ−特性切換が
行なわれる。従って、本発明の斯る回路構成によると切
換スイッチＳＷｏの切換によるＦＥＴのスイッチング制
御時ＦＥＴのゲート電位は抵抗Ｒ２の作用によりソース
電位に追随し、ゲート・ソース電極間の電位・は常に一
定電位（零電位）に保たれるのでゲート・ソース電極間
のチャンネル抵抗は信号による変化を受けることがない
ので歪発生を防止することができる。
また斯る本発明によると前記抵抗Ｒ２はＦＥＴの入力イ
ンピーダンスが非常に大きいことから大抵抗と成し得、
以って負荷抵抗として作用し得るので帰還増幅器の出力
端には直流的に影響を与えることがなく安定な動作を行
うことができると共に、その構成も頗る簡単であり、か
つ信号路の配線も最短にして誘導雑音の発生も防止し得
る多々効果を奏するものである。
ンピーダンスが非常に大きいことから大抵抗と成し得、
以って負荷抵抗として作用し得るので帰還増幅器の出力
端には直流的に影響を与えることがなく安定な動作を行
うことができると共に、その構成も頗る簡単であり、か
つ信号路の配線も最短にして誘導雑音の発生も防止し得
る多々効果を奏するものである。
更に本発明は上記実施例に基づき、第３図に示す如く第
２図の基本構成を左右チャンネル用に１対用意してステ
レレオ構成とすることもできる。
２図の基本構成を左右チャンネル用に１対用意してステ
レレオ構成とすることもできる。
即ち、左チャンネル用のイコラィザ−回路１０と右チャ
ンネル用のィコラィザー回路１１の夫々ＦＥＴスイッチ
回路５１，５２を構成するＦＥＴのゲート電極Ｇ，，○
２を、順方向に接続されたダイオードＤ，，Ｄ２を介し
て互いを援続し共通の切換スイッチＳＷｓによって行う
ようにしたものである。ところで前記ダイオード○，，
Ｄ２の介在は切換スイッチＳＷｓの切換時における両チ
ャンネル間の干渉を防止するためにある。
ンネル用のィコラィザー回路１１の夫々ＦＥＴスイッチ
回路５１，５２を構成するＦＥＴのゲート電極Ｇ，，○
２を、順方向に接続されたダイオードＤ，，Ｄ２を介し
て互いを援続し共通の切換スイッチＳＷｓによって行う
ようにしたものである。ところで前記ダイオード○，，
Ｄ２の介在は切換スイッチＳＷｓの切換時における両チ
ャンネル間の干渉を防止するためにある。
よって、この構成によれば、簡単にステレオとして使用
でき、更には切換スイッチＳＷｓを両チャンネル共用に
して成し得るので前述した実施例の効果を合わせもって
構成をより一層簡単にできる。
でき、更には切換スイッチＳＷｓを両チャンネル共用に
して成し得るので前述した実施例の効果を合わせもって
構成をより一層簡単にできる。
以上によって、本発明は構成簡単かつ安価に−して帰還
増幅器出力端の直流電位を安定に○得ると共に歪発生を
防止し得、更には誘導雑音も防止し得る等多々効果を奏
し実用に際して利益大なるものである。
増幅器出力端の直流電位を安定に○得ると共に歪発生を
防止し得、更には誘導雑音も防止し得る等多々効果を奏
し実用に際して利益大なるものである。
第１図は従来の回路接続図、第２図は本発明の一実施例
を示す回路接続図、第３図は本発明の他の実施例を示す
回路接続図である。 １・・・入力端、２・・・出力端、３・・・帰還増幅器
、４…帰還回路、ＦＥＴ…電界効果トランジスタ、ＳＷ
ｏ・・・切換スイッチ、Ｒ２・・・抵抗。 第１図第２図 第３図
を示す回路接続図、第３図は本発明の他の実施例を示す
回路接続図である。 １・・・入力端、２・・・出力端、３・・・帰還増幅器
、４…帰還回路、ＦＥＴ…電界効果トランジスタ、ＳＷ
ｏ・・・切換スイッチ、Ｒ２・・・抵抗。 第１図第２図 第３図
Claims (1)
- １ 帰還増幅器と、この増幅器の入出力端間に介挿接続
され前記増幅器の利得或いは周波数特性を変化させる帰
還回路と、この帰還回路に設けられ該帰還回路を構成す
る複数の抵抗素子のうち前記出力端側の第１抵抗素子に
対し並列にドレイン電極及びソース電極が前記増幅器の
入力端側及び出力端側に夫々対応して接続されると共に
ゲート電極がスイツチ手段を介してバイアス電源に接続
されたスイツチング用ＦＥＴとこのＦＥＴのゲート電極
とソース電極間に介挿接続された抵抗素子とから構成し
たことを特徴とするＦＥＴスイツチ回路を備えた帰還増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8727677A JPS6037646B2 (ja) | 1977-07-22 | 1977-07-22 | Ｆｅｔスイツチ回路を備えた帰還増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8727677A JPS6037646B2 (ja) | 1977-07-22 | 1977-07-22 | Ｆｅｔスイツチ回路を備えた帰還増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5422812A JPS5422812A (en) | 1979-02-21 |
| JPS6037646B2 true JPS6037646B2 (ja) | 1985-08-27 |
Family
ID=13910240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8727677A Expired JPS6037646B2 (ja) | 1977-07-22 | 1977-07-22 | Ｆｅｔスイツチ回路を備えた帰還増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037646B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297344U (ja) * | 1985-12-09 | 1987-06-20 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5331231U (ja) * | 1976-08-24 | 1978-03-17 | ||
| JPH07101481B2 (ja) * | 1983-04-09 | 1995-11-01 | ローム 株式会社 | 増幅回路 |
| JPS6135425U (ja) * | 1984-07-31 | 1986-03-04 | 株式会社東芝 | 録音増幅回路 |
| DE3435321A1 (de) * | 1984-09-26 | 1986-04-03 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum nullpunktabgleich eines integrierten operationsverstaerkers |
-
1977
- 1977-07-22 JP JP8727677A patent/JPS6037646B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297344U (ja) * | 1985-12-09 | 1987-06-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5422812A (en) | 1979-02-21 |
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