JPS60189583A - デイジタル画像シフト回路 - Google Patents
デイジタル画像シフト回路Info
- Publication number
- JPS60189583A JPS60189583A JP4505284A JP4505284A JPS60189583A JP S60189583 A JPS60189583 A JP S60189583A JP 4505284 A JP4505284 A JP 4505284A JP 4505284 A JP4505284 A JP 4505284A JP S60189583 A JPS60189583 A JP S60189583A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＴＶ左カメラから得られる画像を処理して、
そこに映っている対象の種類や位置などの質的性状を認
識するような画像処理装置に使用されるディジタル画像
シフト回路に関するものである。
そこに映っている対象の種類や位置などの質的性状を認
識するような画像処理装置に使用されるディジタル画像
シフト回路に関するものである。
第１図は、ディジタル画像シフトを説明するための説明
図、第２図は、従来のディジタル画像シフト回路の一例
を示す接続図である。
図、第２図は、従来のディジタル画像シフト回路の一例
を示す接続図である。
前記したような画像処理装置においては、第１図に示す
ように、画像の一部Ｍ、Ａ（これをマスクと呼び、この
マスクの形はここに示すように３×３要素からなる場合
の他に１画像処理の目的によって種々選定される）を設
定し、マスクＭＡを画像上で走査し、各画素間で演算を
することによシ、新しい画像を作ることが行なわれてい
る。このような画像シフトを行うために、従来、第２図
に示すような回路手段が用いられている。この回路は、
ＡＢ・・・Ｘの要素からなる３×３のマスクを用いる場
合のものであって、画像の横方向の画素数れと同じだけ
のビット数をもつｎビットのシフトレジスタ８Ｒ１、Ｓ
Ｒ２を必要とする。
ように、画像の一部Ｍ、Ａ（これをマスクと呼び、この
マスクの形はここに示すように３×３要素からなる場合
の他に１画像処理の目的によって種々選定される）を設
定し、マスクＭＡを画像上で走査し、各画素間で演算を
することによシ、新しい画像を作ることが行なわれてい
る。このような画像シフトを行うために、従来、第２図
に示すような回路手段が用いられている。この回路は、
ＡＢ・・・Ｘの要素からなる３×３のマスクを用いる場
合のものであって、画像の横方向の画素数れと同じだけ
のビット数をもつｎビットのシフトレジスタ８Ｒ１、Ｓ
Ｒ２を必要とする。
しかしながら、通常シフトレジスタのビット数は２の累
乗であって、横方向の画素数が例えば６４以上と多くな
るような場合、これに応じたビット数をもつシフトレジ
スタを用意することは容易でなく、また高価になる問題
点がある。シフトレジスタに画素数に対応したものがな
い場合、ビット数の少ないシフトレジスタを複数個並べ
て使用することとなる。
乗であって、横方向の画素数が例えば６４以上と多くな
るような場合、これに応じたビット数をもつシフトレジ
スタを用意することは容易でなく、また高価になる問題
点がある。シフトレジスタに画素数に対応したものがな
い場合、ビット数の少ないシフトレジスタを複数個並べ
て使用することとなる。
第３図は比較的簡単な構成で、画素数の多い画像を扱う
ことのできる従来のディジタル画像シフト回路（特願昭
５６−１６３５８５号）の基本ブロック図である。しか
しこの回路の場合、ＲＡＭを２組使用（ＭｌとＭ２）シ
ているので、出力を切換えるためのバッファ１〜４やマ
ルチ７°レクサ（図には示さず）が必要となる。また書
込み動作とシフト動作が別々のため、画像の１ラインの
シフト動作に２回のスキャンが必要とされ、リアルタイ
ム処理はできなかった。
ことのできる従来のディジタル画像シフト回路（特願昭
５６−１６３５８５号）の基本ブロック図である。しか
しこの回路の場合、ＲＡＭを２組使用（ＭｌとＭ２）シ
ているので、出力を切換えるためのバッファ１〜４やマ
ルチ７°レクサ（図には示さず）が必要となる。また書
込み動作とシフト動作が別々のため、画像の１ラインの
シフト動作に２回のスキャンが必要とされ、リアルタイ
ム処理はできなかった。
本発明は上記の問題点を解決するためになされたもので
、簡単な構成で画素数の多い画像をリアルタイムで処理
することのできるディジタル画像シフト回路を実現しよ
うとするものである０〔発明の概要〕 本発明のディジタル画像シフト回路は、画素クロックを
計数するとともに画像の水平同期信号によシ初期状態に
セットされるアドレスカウンタと、このアドレスカラ／
りからの出力によシアドレスを指定されるメモリと、こ
のメモリの読出し出力を入力するラッチ回路とを備え、
前記画素クロックの１周期の第１の区間で前記アドレス
における前記メモリの内容を前記ラッチ回路へ読出しだ
後筒２の区間で画像信号入力を前記メモリの前記アドレ
スに書込むようにしたことを特徴とする。
、簡単な構成で画素数の多い画像をリアルタイムで処理
することのできるディジタル画像シフト回路を実現しよ
うとするものである０〔発明の概要〕 本発明のディジタル画像シフト回路は、画素クロックを
計数するとともに画像の水平同期信号によシ初期状態に
セットされるアドレスカウンタと、このアドレスカラ／
りからの出力によシアドレスを指定されるメモリと、こ
のメモリの読出し出力を入力するラッチ回路とを備え、
前記画素クロックの１周期の第１の区間で前記アドレス
における前記メモリの内容を前記ラッチ回路へ読出しだ
後筒２の区間で画像信号入力を前記メモリの前記アドレ
スに書込むようにしたことを特徴とする。
以下図面を用いて本発明の詳細な説明する。
第４図は本発明に係るディジタル画像シフト回路の一実
施例を示す構成ブロック図である。４１は画素クロック
を計数し、画像の水平同期信号でリセット（初期状態を
セット）されるアドレスカウンタ、４２はカウンタ４１
の出力をアドレス入力とするメモリで高速のスタティッ
クＲＡＭなどを用いたもの、４３け前記メモリ４２のデ
ータ出力を保持するラッチ回路（トランスペアレントラ
ッチ）、４４はこのう、チ回路４３の出力端子に接続し
て遅延出力を外部へ取り出す出力端子、４５は入力端子
４６１Ｃ加えられる画像信号を入力して前記メモリ４２
に出力する３ステートのバッファ回路、４７は前記メモ
リ４２とラッチ回路４５およびバッファ回路４５との間
を接続する双方向のデータバスである。アドレスカウン
タ４１としては、画像の水平方向の画素数が例えば３２
０画素（ＮＴＳＣ方式の場合）のときは、９ビット以上
の２進カウンタを用いればよい。この場合の画素クロ、
りは周波数約６１４ ＭＨｚ 、周期１６５ｎｓのもの
を用いる。
施例を示す構成ブロック図である。４１は画素クロック
を計数し、画像の水平同期信号でリセット（初期状態を
セット）されるアドレスカウンタ、４２はカウンタ４１
の出力をアドレス入力とするメモリで高速のスタティッ
クＲＡＭなどを用いたもの、４３け前記メモリ４２のデ
ータ出力を保持するラッチ回路（トランスペアレントラ
ッチ）、４４はこのう、チ回路４３の出力端子に接続し
て遅延出力を外部へ取り出す出力端子、４５は入力端子
４６１Ｃ加えられる画像信号を入力して前記メモリ４２
に出力する３ステートのバッファ回路、４７は前記メモ
リ４２とラッチ回路４５およびバッファ回路４５との間
を接続する双方向のデータバスである。アドレスカウン
タ４１としては、画像の水平方向の画素数が例えば３２
０画素（ＮＴＳＣ方式の場合）のときは、９ビット以上
の２進カウンタを用いればよい。この場合の画素クロ、
りは周波数約６１４ ＭＨｚ 、周期１６５ｎｓのもの
を用いる。
第５図は上記のような構成のディジタル画像シフト回路
の動作を説明するだめのタイムチャートである。画素ク
ロ、り（′ｒ）の立ち上がりによってアドレスカウンタ
４１はある時間遅れののち＋１加算され、メモリ４２の
Ａ番地をアクセスする（タイムチャー） （Ｏ） ）。
の動作を説明するだめのタイムチャートである。画素ク
ロ、り（′ｒ）の立ち上がりによってアドレスカウンタ
４１はある時間遅れののち＋１加算され、メモリ４２の
Ａ番地をアクセスする（タイムチャー） （Ｏ） ）。
メモリ４２は画素クロックがＨレベルの区間では読出し
モードとなるので、ある読出し時間遅れののちデータＤ
Ｕをデータバス４７に出力する（タイムチャート（ハ）
）。このデータ出力ＤＵはラッチ回路４３に入力され、
画素クロックの立下がりでラッチされ、次の画素クロッ
クの立上がり迄保持される（タイムチャートに））。こ
のラッチ回路４３の出力が遅延出力となる。メモリ４２
は画素クロックがＬレベルの区間では、書込みモードと
なるので、メモリ出力はハイインピーダンスとなりデー
タＤＵは出力されなくなる。代ってこの区間ではバッフ
ァ回路４５がイネーブル状態となり、入力画像信号ＤＬ
をメモリ４２に出力する（タイムチャート（ハ））。こ
の画像信号は画素クロックの立上がりでメモリ４２のア
ドレスＡＫ−を込まれる。アドレスカウンタ４１が任意
の１（画＠）ラインを走査後に水平同期信号でリセット
されたとき、メモリ４２内には前記１ラインの画素デー
タが記憶されている。次に再びアドレスカウンタ４１を
カウントアツプしてゆくときに、画素クロックごとに前
記１ラインの画素データを出力しつつ次の１ラインの画
素データをメモリ４２に書込んでゆく。すなわち端子４
４から出力される画素データは、現在入力しつつある画
素の、画像上の１ライン上の画素に対応することになる
ので、１ラインのシフトレジスタ（ディジタル画像シフ
ト回路）を実現したことになる。このシフトレジスタの
長さくビット数）は、カウンタ４１の段数、メモリ４２
の語長を充分とれば、水平走査のクロック数（画像の横
方向の画素数）に応じたものにできる。またメモリ４２
の語幅、ラッチ回路４３およびバ、ファ回路４５の個数
を適当に選べば画像データのビット数も１以上の任意の
値に設定できる。
モードとなるので、ある読出し時間遅れののちデータＤ
Ｕをデータバス４７に出力する（タイムチャート（ハ）
）。このデータ出力ＤＵはラッチ回路４３に入力され、
画素クロックの立下がりでラッチされ、次の画素クロッ
クの立上がり迄保持される（タイムチャートに））。こ
のラッチ回路４３の出力が遅延出力となる。メモリ４２
は画素クロックがＬレベルの区間では、書込みモードと
なるので、メモリ出力はハイインピーダンスとなりデー
タＤＵは出力されなくなる。代ってこの区間ではバッフ
ァ回路４５がイネーブル状態となり、入力画像信号ＤＬ
をメモリ４２に出力する（タイムチャート（ハ））。こ
の画像信号は画素クロックの立上がりでメモリ４２のア
ドレスＡＫ−を込まれる。アドレスカウンタ４１が任意
の１（画＠）ラインを走査後に水平同期信号でリセット
されたとき、メモリ４２内には前記１ラインの画素デー
タが記憶されている。次に再びアドレスカウンタ４１を
カウントアツプしてゆくときに、画素クロックごとに前
記１ラインの画素データを出力しつつ次の１ラインの画
素データをメモリ４２に書込んでゆく。すなわち端子４
４から出力される画素データは、現在入力しつつある画
素の、画像上の１ライン上の画素に対応することになる
ので、１ラインのシフトレジスタ（ディジタル画像シフ
ト回路）を実現したことになる。このシフトレジスタの
長さくビット数）は、カウンタ４１の段数、メモリ４２
の語長を充分とれば、水平走査のクロック数（画像の横
方向の画素数）に応じたものにできる。またメモリ４２
の語幅、ラッチ回路４３およびバ、ファ回路４５の個数
を適当に選べば画像データのビット数も１以上の任意の
値に設定できる。
上記のような構成のディジタル画像シフト回路によれば
、従来のディジタル画像シフト回路に比べ、ＲＡＭが１
組でよく、切換えバッファやマルチトバッファ、トラン
スペアレントラッチなど一般的で安価な部品を用いて、
高価なシフトレジスタと同等の機能を実現できる。
、従来のディジタル画像シフト回路に比べ、ＲＡＭが１
組でよく、切換えバッファやマルチトバッファ、トラン
スペアレントラッチなど一般的で安価な部品を用いて、
高価なシフトレジスタと同等の機能を実現できる。
また（水平）同期信号の周期を変化させれば、この周期
に応じた任意のビット数のシフトレジスタとして動作す
るという、通常のシフトレジスタにはない機能も備えて
いる。特に必要なシフトレジスタのビット数が多いとき
や ２ｎ以外の半端な値のときに優利となる。
に応じた任意のビット数のシフトレジスタとして動作す
るという、通常のシフトレジスタにはない機能も備えて
いる。特に必要なシフトレジスタのビット数が多いとき
や ２ｎ以外の半端な値のときに優利となる。
第６図は本発明に係るディジタル画像シフト回路の第２
の実施例でｎラインのシフトを行なうものを示す構成ブ
ロック図である。６１はアドレスカウンタ、６２はこの
アドレスカウンタ６１の出力によりアドレス指定される
メモリ、６３１〜６３ｎはこのメモリ６２からの出力を
保持するラッチ回路、６５１〜６５ｎは入力端子６６か
らの入力画像信号または前記ラッチ回路６３１〜６５（
ｎ−１）からの遅延出力を前記メモリ６２に加えるだめ
のバッファ回路、６４は前記ラッチ回路６３ｎからのｎ
ライン遅延出力を外部へ取り出す出力端子であ゛る。バ
ッファ回路６５１〜６５ｎとラッチ回路６３１〜６３ｎ
は互いに縦続に接続されている。画素クロック、水平同
期信号などは図では省略している。上記メモリ６２とし
てはｎ２４７分の画像情報を記憶できるだけの容量が必
要である。
の実施例でｎラインのシフトを行なうものを示す構成ブ
ロック図である。６１はアドレスカウンタ、６２はこの
アドレスカウンタ６１の出力によりアドレス指定される
メモリ、６３１〜６３ｎはこのメモリ６２からの出力を
保持するラッチ回路、６５１〜６５ｎは入力端子６６か
らの入力画像信号または前記ラッチ回路６３１〜６５（
ｎ−１）からの遅延出力を前記メモリ６２に加えるだめ
のバッファ回路、６４は前記ラッチ回路６３ｎからのｎ
ライン遅延出力を外部へ取り出す出力端子であ゛る。バ
ッファ回路６５１〜６５ｎとラッチ回路６３１〜６３ｎ
は互いに縦続に接続されている。画素クロック、水平同
期信号などは図では省略している。上記メモリ６２とし
てはｎ２４７分の画像情報を記憶できるだけの容量が必
要である。
画素クロックの各周期における動作は第１の実施例の場
合と同様で、第１の実施例と同様にしてラッチ回路−６
３１から出力された１ライン遅延出力は再びバッファ回
路６５２を介してメモリ６２に加えられて記憶された後
、ラッチ回路６３２から２ライン遅延出力として取シ出
される。以下同様に繰返すことによシラッチ回路６３ｎ
からはｎライン遅延出力を得ることができる。
合と同様で、第１の実施例と同様にしてラッチ回路−６
３１から出力された１ライン遅延出力は再びバッファ回
路６５２を介してメモリ６２に加えられて記憶された後
、ラッチ回路６３２から２ライン遅延出力として取シ出
される。以下同様に繰返すことによシラッチ回路６３ｎ
からはｎライン遅延出力を得ることができる。
第７図（第６図同様、画素クロック、水平同期信号は省
略）は本発明に係るディジタル画像シフト回路の第３の
実施例を示す構成ブロック図である。第４図の実施例に
おいて、メモリ４２の代りに入出力分離形のメモリ７２
（入力部ＤＩと出力部り。
略）は本発明に係るディジタル画像シフト回路の第３の
実施例を示す構成ブロック図である。第４図の実施例に
おいて、メモリ４２の代りに入出力分離形のメモリ７２
（入力部ＤＩと出力部り。
が分離されているメモリ）を用いることにより、バッフ
ァ回路４５が省略でき、さらに構成を簡単にすることが
できる。
ァ回路４５が省略でき、さらに構成を簡単にすることが
できる。
以上述べたように本発明によれば画素数の多い画像をリ
アルタイムで処理できるディジタル画像シフト回路を簡
単な構成で実現できる。
アルタイムで処理できるディジタル画像シフト回路を簡
単な構成で実現できる。
第１図はディジタル画像シフト回路を説明するための説
明図、第２図は従来のディジタル画像シフト回路の一例
を示す接続図、第３図は従来のディジタル画像シフト回
路の他の例を示すブロック構成図、第４図は本発明に係
るディジタル画像シフト回路の一実施例を示すブロック
構成図、第５図は第４図の回路の動作を説明するタイム
チャート、第６図は本発明に係るディジタル画像シフト
回路の第２の実施例を示す構成ブロック図、第７図は本
発明に係るディジタル画像シフト回路の第３の実施例を
示す構成ブロック図である。 ４１、／＋１・・・アドレスカウンタ、４２．６２．７
２・・・メモリ、４３，６３１〜６３ｎ・・・ラッチ回
路、Ａ・・・アドレス、ＤＵ・・・メモリの内容、ＤＬ
・・・画像信号入力。 第１図 第２図 第３図 第４図
明図、第２図は従来のディジタル画像シフト回路の一例
を示す接続図、第３図は従来のディジタル画像シフト回
路の他の例を示すブロック構成図、第４図は本発明に係
るディジタル画像シフト回路の一実施例を示すブロック
構成図、第５図は第４図の回路の動作を説明するタイム
チャート、第６図は本発明に係るディジタル画像シフト
回路の第２の実施例を示す構成ブロック図、第７図は本
発明に係るディジタル画像シフト回路の第３の実施例を
示す構成ブロック図である。 ４１、／＋１・・・アドレスカウンタ、４２．６２．７
２・・・メモリ、４３，６３１〜６３ｎ・・・ラッチ回
路、Ａ・・・アドレス、ＤＵ・・・メモリの内容、ＤＬ
・・・画像信号入力。 第１図 第２図 第３図 第４図
Claims (1)
- 画素クロックを計数するとともに画像の水平同期信号に
より初期状態にセットされるアドレスカウンタと、この
アドレスカウンタからの出力によシアドレスを指定され
るメモリと、このメモリの読出し出力を入力するラッチ
回路とを備え、前記画素クロックの１周期の第１の区間
で前記アドレスにおける前記メモリの内容を前記ラッチ
回路へ読出した後第２の区間で画像信号入力を前記メモ
リの前記アドレスに書込むようにしたことを特徴とする
ディジタル画像シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4505284A JPS60189583A (ja) | 1984-03-09 | 1984-03-09 | デイジタル画像シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4505284A JPS60189583A (ja) | 1984-03-09 | 1984-03-09 | デイジタル画像シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189583A true JPS60189583A (ja) | 1985-09-27 |
Family
ID=12708580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4505284A Pending JPS60189583A (ja) | 1984-03-09 | 1984-03-09 | デイジタル画像シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189583A (ja) |
-
1984
- 1984-03-09 JP JP4505284A patent/JPS60189583A/ja active Pending
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