JPS60189583A - デイジタル画像シフト回路 - Google Patents
デイジタル画像シフト回路Info
- Publication number
- JPS60189583A JPS60189583A JP4505284A JP4505284A JPS60189583A JP S60189583 A JPS60189583 A JP S60189583A JP 4505284 A JP4505284 A JP 4505284A JP 4505284 A JP4505284 A JP 4505284A JP S60189583 A JPS60189583 A JP S60189583A
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- Japan
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、TV左カメラから得られる画像を処理して、
そこに映っている対象の種類や位置などの質的性状を認
識するような画像処理装置に使用されるディジタル画像
シフト回路に関するものである。
そこに映っている対象の種類や位置などの質的性状を認
識するような画像処理装置に使用されるディジタル画像
シフト回路に関するものである。
第1図は、ディジタル画像シフトを説明するための説明
図、第2図は、従来のディジタル画像シフト回路の一例
を示す接続図である。
図、第2図は、従来のディジタル画像シフト回路の一例
を示す接続図である。
前記したような画像処理装置においては、第1図に示す
ように、画像の一部M、A(これをマスクと呼び、この
マスクの形はここに示すように3×3要素からなる場合
の他に1画像処理の目的によって種々選定される)を設
定し、マスクMAを画像上で走査し、各画素間で演算を
することによシ、新しい画像を作ることが行なわれてい
る。このような画像シフトを行うために、従来、第2図
に示すような回路手段が用いられている。この回路は、
AB・・・Xの要素からなる3×3のマスクを用いる場
合のものであって、画像の横方向の画素数れと同じだけ
のビット数をもつnビットのシフトレジスタ8R1、S
R2を必要とする。
ように、画像の一部M、A(これをマスクと呼び、この
マスクの形はここに示すように3×3要素からなる場合
の他に1画像処理の目的によって種々選定される)を設
定し、マスクMAを画像上で走査し、各画素間で演算を
することによシ、新しい画像を作ることが行なわれてい
る。このような画像シフトを行うために、従来、第2図
に示すような回路手段が用いられている。この回路は、
AB・・・Xの要素からなる3×3のマスクを用いる場
合のものであって、画像の横方向の画素数れと同じだけ
のビット数をもつnビットのシフトレジスタ8R1、S
R2を必要とする。
しかしながら、通常シフトレジスタのビット数は2の累
乗であって、横方向の画素数が例えば64以上と多くな
るような場合、これに応じたビット数をもつシフトレジ
スタを用意することは容易でなく、また高価になる問題
点がある。シフトレジスタに画素数に対応したものがな
い場合、ビット数の少ないシフトレジスタを複数個並べ
て使用することとなる。
乗であって、横方向の画素数が例えば64以上と多くな
るような場合、これに応じたビット数をもつシフトレジ
スタを用意することは容易でなく、また高価になる問題
点がある。シフトレジスタに画素数に対応したものがな
い場合、ビット数の少ないシフトレジスタを複数個並べ
て使用することとなる。
第3図は比較的簡単な構成で、画素数の多い画像を扱う
ことのできる従来のディジタル画像シフト回路(特願昭
56−163585号)の基本ブロック図である。しか
しこの回路の場合、RAMを2組使用(MlとM2)シ
ているので、出力を切換えるためのバッファ1〜4やマ
ルチ7°レクサ(図には示さず)が必要となる。また書
込み動作とシフト動作が別々のため、画像の1ラインの
シフト動作に2回のスキャンが必要とされ、リアルタイ
ム処理はできなかった。
ことのできる従来のディジタル画像シフト回路(特願昭
56−163585号)の基本ブロック図である。しか
しこの回路の場合、RAMを2組使用(MlとM2)シ
ているので、出力を切換えるためのバッファ1〜4やマ
ルチ7°レクサ(図には示さず)が必要となる。また書
込み動作とシフト動作が別々のため、画像の1ラインの
シフト動作に2回のスキャンが必要とされ、リアルタイ
ム処理はできなかった。
本発明は上記の問題点を解決するためになされたもので
、簡単な構成で画素数の多い画像をリアルタイムで処理
することのできるディジタル画像シフト回路を実現しよ
うとするものである0〔発明の概要〕 本発明のディジタル画像シフト回路は、画素クロックを
計数するとともに画像の水平同期信号によシ初期状態に
セットされるアドレスカウンタと、このアドレスカラ/
りからの出力によシアドレスを指定されるメモリと、こ
のメモリの読出し出力を入力するラッチ回路とを備え、
前記画素クロックの1周期の第1の区間で前記アドレス
における前記メモリの内容を前記ラッチ回路へ読出しだ
後筒2の区間で画像信号入力を前記メモリの前記アドレ
スに書込むようにしたことを特徴とする。
、簡単な構成で画素数の多い画像をリアルタイムで処理
することのできるディジタル画像シフト回路を実現しよ
うとするものである0〔発明の概要〕 本発明のディジタル画像シフト回路は、画素クロックを
計数するとともに画像の水平同期信号によシ初期状態に
セットされるアドレスカウンタと、このアドレスカラ/
りからの出力によシアドレスを指定されるメモリと、こ
のメモリの読出し出力を入力するラッチ回路とを備え、
前記画素クロックの1周期の第1の区間で前記アドレス
における前記メモリの内容を前記ラッチ回路へ読出しだ
後筒2の区間で画像信号入力を前記メモリの前記アドレ
スに書込むようにしたことを特徴とする。
以下図面を用いて本発明の詳細な説明する。
第4図は本発明に係るディジタル画像シフト回路の一実
施例を示す構成ブロック図である。41は画素クロック
を計数し、画像の水平同期信号でリセット(初期状態を
セット)されるアドレスカウンタ、42はカウンタ41
の出力をアドレス入力とするメモリで高速のスタティッ
クRAMなどを用いたもの、43け前記メモリ42のデ
ータ出力を保持するラッチ回路(トランスペアレントラ
ッチ)、44はこのう、チ回路43の出力端子に接続し
て遅延出力を外部へ取り出す出力端子、45は入力端子
461C加えられる画像信号を入力して前記メモリ42
に出力する3ステートのバッファ回路、47は前記メモ
リ42とラッチ回路45およびバッファ回路45との間
を接続する双方向のデータバスである。アドレスカウン
タ41としては、画像の水平方向の画素数が例えば32
0画素(NTSC方式の場合)のときは、9ビット以上
の2進カウンタを用いればよい。この場合の画素クロ、
りは周波数約614 MHz 、周期165nsのもの
を用いる。
施例を示す構成ブロック図である。41は画素クロック
を計数し、画像の水平同期信号でリセット(初期状態を
セット)されるアドレスカウンタ、42はカウンタ41
の出力をアドレス入力とするメモリで高速のスタティッ
クRAMなどを用いたもの、43け前記メモリ42のデ
ータ出力を保持するラッチ回路(トランスペアレントラ
ッチ)、44はこのう、チ回路43の出力端子に接続し
て遅延出力を外部へ取り出す出力端子、45は入力端子
461C加えられる画像信号を入力して前記メモリ42
に出力する3ステートのバッファ回路、47は前記メモ
リ42とラッチ回路45およびバッファ回路45との間
を接続する双方向のデータバスである。アドレスカウン
タ41としては、画像の水平方向の画素数が例えば32
0画素(NTSC方式の場合)のときは、9ビット以上
の2進カウンタを用いればよい。この場合の画素クロ、
りは周波数約614 MHz 、周期165nsのもの
を用いる。
第5図は上記のような構成のディジタル画像シフト回路
の動作を説明するだめのタイムチャートである。画素ク
ロ、り(′r)の立ち上がりによってアドレスカウンタ
41はある時間遅れののち+1加算され、メモリ42の
A番地をアクセスする(タイムチャー) (O) )。
の動作を説明するだめのタイムチャートである。画素ク
ロ、り(′r)の立ち上がりによってアドレスカウンタ
41はある時間遅れののち+1加算され、メモリ42の
A番地をアクセスする(タイムチャー) (O) )。
メモリ42は画素クロックがHレベルの区間では読出し
モードとなるので、ある読出し時間遅れののちデータD
Uをデータバス47に出力する(タイムチャート(ハ)
)。このデータ出力DUはラッチ回路43に入力され、
画素クロックの立下がりでラッチされ、次の画素クロッ
クの立上がり迄保持される(タイムチャートに))。こ
のラッチ回路43の出力が遅延出力となる。メモリ42
は画素クロックがLレベルの区間では、書込みモードと
なるので、メモリ出力はハイインピーダンスとなりデー
タDUは出力されなくなる。代ってこの区間ではバッフ
ァ回路45がイネーブル状態となり、入力画像信号DL
をメモリ42に出力する(タイムチャート(ハ))。こ
の画像信号は画素クロックの立上がりでメモリ42のア
ドレスAK−を込まれる。アドレスカウンタ41が任意
の1(画@)ラインを走査後に水平同期信号でリセット
されたとき、メモリ42内には前記1ラインの画素デー
タが記憶されている。次に再びアドレスカウンタ41を
カウントアツプしてゆくときに、画素クロックごとに前
記1ラインの画素データを出力しつつ次の1ラインの画
素データをメモリ42に書込んでゆく。すなわち端子4
4から出力される画素データは、現在入力しつつある画
素の、画像上の1ライン上の画素に対応することになる
ので、1ラインのシフトレジスタ(ディジタル画像シフ
ト回路)を実現したことになる。このシフトレジスタの
長さくビット数)は、カウンタ41の段数、メモリ42
の語長を充分とれば、水平走査のクロック数(画像の横
方向の画素数)に応じたものにできる。またメモリ42
の語幅、ラッチ回路43およびバ、ファ回路45の個数
を適当に選べば画像データのビット数も1以上の任意の
値に設定できる。
モードとなるので、ある読出し時間遅れののちデータD
Uをデータバス47に出力する(タイムチャート(ハ)
)。このデータ出力DUはラッチ回路43に入力され、
画素クロックの立下がりでラッチされ、次の画素クロッ
クの立上がり迄保持される(タイムチャートに))。こ
のラッチ回路43の出力が遅延出力となる。メモリ42
は画素クロックがLレベルの区間では、書込みモードと
なるので、メモリ出力はハイインピーダンスとなりデー
タDUは出力されなくなる。代ってこの区間ではバッフ
ァ回路45がイネーブル状態となり、入力画像信号DL
をメモリ42に出力する(タイムチャート(ハ))。こ
の画像信号は画素クロックの立上がりでメモリ42のア
ドレスAK−を込まれる。アドレスカウンタ41が任意
の1(画@)ラインを走査後に水平同期信号でリセット
されたとき、メモリ42内には前記1ラインの画素デー
タが記憶されている。次に再びアドレスカウンタ41を
カウントアツプしてゆくときに、画素クロックごとに前
記1ラインの画素データを出力しつつ次の1ラインの画
素データをメモリ42に書込んでゆく。すなわち端子4
4から出力される画素データは、現在入力しつつある画
素の、画像上の1ライン上の画素に対応することになる
ので、1ラインのシフトレジスタ(ディジタル画像シフ
ト回路)を実現したことになる。このシフトレジスタの
長さくビット数)は、カウンタ41の段数、メモリ42
の語長を充分とれば、水平走査のクロック数(画像の横
方向の画素数)に応じたものにできる。またメモリ42
の語幅、ラッチ回路43およびバ、ファ回路45の個数
を適当に選べば画像データのビット数も1以上の任意の
値に設定できる。
上記のような構成のディジタル画像シフト回路によれば
、従来のディジタル画像シフト回路に比べ、RAMが1
組でよく、切換えバッファやマルチトバッファ、トラン
スペアレントラッチなど一般的で安価な部品を用いて、
高価なシフトレジスタと同等の機能を実現できる。
、従来のディジタル画像シフト回路に比べ、RAMが1
組でよく、切換えバッファやマルチトバッファ、トラン
スペアレントラッチなど一般的で安価な部品を用いて、
高価なシフトレジスタと同等の機能を実現できる。
また(水平)同期信号の周期を変化させれば、この周期
に応じた任意のビット数のシフトレジスタとして動作す
るという、通常のシフトレジスタにはない機能も備えて
いる。特に必要なシフトレジスタのビット数が多いとき
や 2n以外の半端な値のときに優利となる。
に応じた任意のビット数のシフトレジスタとして動作す
るという、通常のシフトレジスタにはない機能も備えて
いる。特に必要なシフトレジスタのビット数が多いとき
や 2n以外の半端な値のときに優利となる。
第6図は本発明に係るディジタル画像シフト回路の第2
の実施例でnラインのシフトを行なうものを示す構成ブ
ロック図である。61はアドレスカウンタ、62はこの
アドレスカウンタ61の出力によりアドレス指定される
メモリ、631〜63nはこのメモリ62からの出力を
保持するラッチ回路、651〜65nは入力端子66か
らの入力画像信号または前記ラッチ回路631〜65(
n−1)からの遅延出力を前記メモリ62に加えるだめ
のバッファ回路、64は前記ラッチ回路63nからのn
ライン遅延出力を外部へ取り出す出力端子であ゛る。バ
ッファ回路651〜65nとラッチ回路631〜63n
は互いに縦続に接続されている。画素クロック、水平同
期信号などは図では省略している。上記メモリ62とし
てはn247分の画像情報を記憶できるだけの容量が必
要である。
の実施例でnラインのシフトを行なうものを示す構成ブ
ロック図である。61はアドレスカウンタ、62はこの
アドレスカウンタ61の出力によりアドレス指定される
メモリ、631〜63nはこのメモリ62からの出力を
保持するラッチ回路、651〜65nは入力端子66か
らの入力画像信号または前記ラッチ回路631〜65(
n−1)からの遅延出力を前記メモリ62に加えるだめ
のバッファ回路、64は前記ラッチ回路63nからのn
ライン遅延出力を外部へ取り出す出力端子であ゛る。バ
ッファ回路651〜65nとラッチ回路631〜63n
は互いに縦続に接続されている。画素クロック、水平同
期信号などは図では省略している。上記メモリ62とし
てはn247分の画像情報を記憶できるだけの容量が必
要である。
画素クロックの各周期における動作は第1の実施例の場
合と同様で、第1の実施例と同様にしてラッチ回路−6
31から出力された1ライン遅延出力は再びバッファ回
路652を介してメモリ62に加えられて記憶された後
、ラッチ回路632から2ライン遅延出力として取シ出
される。以下同様に繰返すことによシラッチ回路63n
からはnライン遅延出力を得ることができる。
合と同様で、第1の実施例と同様にしてラッチ回路−6
31から出力された1ライン遅延出力は再びバッファ回
路652を介してメモリ62に加えられて記憶された後
、ラッチ回路632から2ライン遅延出力として取シ出
される。以下同様に繰返すことによシラッチ回路63n
からはnライン遅延出力を得ることができる。
第7図(第6図同様、画素クロック、水平同期信号は省
略)は本発明に係るディジタル画像シフト回路の第3の
実施例を示す構成ブロック図である。第4図の実施例に
おいて、メモリ42の代りに入出力分離形のメモリ72
(入力部DIと出力部り。
略)は本発明に係るディジタル画像シフト回路の第3の
実施例を示す構成ブロック図である。第4図の実施例に
おいて、メモリ42の代りに入出力分離形のメモリ72
(入力部DIと出力部り。
が分離されているメモリ)を用いることにより、バッフ
ァ回路45が省略でき、さらに構成を簡単にすることが
できる。
ァ回路45が省略でき、さらに構成を簡単にすることが
できる。
以上述べたように本発明によれば画素数の多い画像をリ
アルタイムで処理できるディジタル画像シフト回路を簡
単な構成で実現できる。
アルタイムで処理できるディジタル画像シフト回路を簡
単な構成で実現できる。
第1図はディジタル画像シフト回路を説明するための説
明図、第2図は従来のディジタル画像シフト回路の一例
を示す接続図、第3図は従来のディジタル画像シフト回
路の他の例を示すブロック構成図、第4図は本発明に係
るディジタル画像シフト回路の一実施例を示すブロック
構成図、第5図は第4図の回路の動作を説明するタイム
チャート、第6図は本発明に係るディジタル画像シフト
回路の第2の実施例を示す構成ブロック図、第7図は本
発明に係るディジタル画像シフト回路の第3の実施例を
示す構成ブロック図である。 41、/+1・・・アドレスカウンタ、42.62.7
2・・・メモリ、43,631〜63n・・・ラッチ回
路、A・・・アドレス、DU・・・メモリの内容、DL
・・・画像信号入力。 第1図 第2図 第3図 第4図
明図、第2図は従来のディジタル画像シフト回路の一例
を示す接続図、第3図は従来のディジタル画像シフト回
路の他の例を示すブロック構成図、第4図は本発明に係
るディジタル画像シフト回路の一実施例を示すブロック
構成図、第5図は第4図の回路の動作を説明するタイム
チャート、第6図は本発明に係るディジタル画像シフト
回路の第2の実施例を示す構成ブロック図、第7図は本
発明に係るディジタル画像シフト回路の第3の実施例を
示す構成ブロック図である。 41、/+1・・・アドレスカウンタ、42.62.7
2・・・メモリ、43,631〜63n・・・ラッチ回
路、A・・・アドレス、DU・・・メモリの内容、DL
・・・画像信号入力。 第1図 第2図 第3図 第4図
Claims (1)
- 画素クロックを計数するとともに画像の水平同期信号に
より初期状態にセットされるアドレスカウンタと、この
アドレスカウンタからの出力によシアドレスを指定され
るメモリと、このメモリの読出し出力を入力するラッチ
回路とを備え、前記画素クロックの1周期の第1の区間
で前記アドレスにおける前記メモリの内容を前記ラッチ
回路へ読出した後第2の区間で画像信号入力を前記メモ
リの前記アドレスに書込むようにしたことを特徴とする
ディジタル画像シフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4505284A JPS60189583A (ja) | 1984-03-09 | 1984-03-09 | デイジタル画像シフト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4505284A JPS60189583A (ja) | 1984-03-09 | 1984-03-09 | デイジタル画像シフト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60189583A true JPS60189583A (ja) | 1985-09-27 |
Family
ID=12708580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4505284A Pending JPS60189583A (ja) | 1984-03-09 | 1984-03-09 | デイジタル画像シフト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60189583A (ja) |
-
1984
- 1984-03-09 JP JP4505284A patent/JPS60189583A/ja active Pending
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