JPS6034016A - 半導体集積回路ウェ−ハ及びその製造に用いるマスク - Google Patents
半導体集積回路ウェ−ハ及びその製造に用いるマスクInfo
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- JPS6034016A JPS6034016A JP58142907A JP14290783A JPS6034016A JP S6034016 A JPS6034016 A JP S6034016A JP 58142907 A JP58142907 A JP 58142907A JP 14290783 A JP14290783 A JP 14290783A JP S6034016 A JPS6034016 A JP S6034016A
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- chip
- chips
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000011156 evaluation Methods 0.000 claims description 3
- 239000003086 colorant Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 5
- 230000007613 environmental effect Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路ウェーハ及びその製造に用いる
マスクに関し、特に一枚の半導体ウェーに関する。
マスクに関し、特に一枚の半導体ウェーに関する。
従来、一枚の半導体ウェーハ上にチップサイズの違う２
６類の大規模集積回路（以イ多Ｌ Ｓ Ｉと記す）全形
成する場合、ｇ１図に示ず↓うに横ＸＡ縦ｙＡのＬＳＩ
−Ａと、横ＸＢ、縦、ＢのＬＳ Ｉ−Ｂを空き領域１と
組合わせＸＡ ＋ ＸＢ （！： ｙＡの２辺よシなる
矩形状のパターンを形成する。
６類の大規模集積回路（以イ多Ｌ Ｓ Ｉと記す）全形
成する場合、ｇ１図に示ず↓うに横ＸＡ縦ｙＡのＬＳＩ
−Ａと、横ＸＢ、縦、ＢのＬＳ Ｉ−Ｂを空き領域１と
組合わせＸＡ ＋ ＸＢ （！： ｙＡの２辺よシなる
矩形状のパターンを形成する。
半導体ウェーハ上にＬＳｉパターンを目合せ露光す不装
置としてステッパーを用いるときは、集積回路製造用マ
スクとして第１図のパターンを実際のパターンの５〜１
０倍の寸法にしたものを用い、縦方向にｙＡ、横方向に
ＸＡ十ｘＢの周期で縮小投影露光する。マスク密着方式
の目合せ露光装置を用いるなら第１図の実寸パターンを
縦方向にｙＡ ｌ横方向にＸＡ十ＸＢの周期で繰り返し
パターン形成したマスクを用いる。
置としてステッパーを用いるときは、集積回路製造用マ
スクとして第１図のパターンを実際のパターンの５〜１
０倍の寸法にしたものを用い、縦方向にｙＡ、横方向に
ＸＡ十ｘＢの周期で縮小投影露光する。マスク密着方式
の目合せ露光装置を用いるなら第１図の実寸パターンを
縦方向にｙＡ ｌ横方向にＸＡ十ＸＢの周期で繰り返し
パターン形成したマスクを用いる。
どちらの目合せ露光方法でも第２図に示すようなＬＳＩ
パターンを半導体ウェーハ上に形成することになる。
パターンを半導体ウェーハ上に形成することになる。
このウェーハをダイシングソーを用いて切シ離すと、第
３図（ａ）（ｂ）に示すＬＳＩ−Ａのパターンを持った
チップＡとＬＳＩ−Ｈのパターンの形成されに空き領域
１が付は加わったチップＢｌが得られる。
３図（ａ）（ｂ）に示すＬＳＩ−Ａのパターンを持った
チップＡとＬＳＩ−Ｈのパターンの形成されに空き領域
１が付は加わったチップＢｌが得られる。
次にチップＢ１を製品であるチップＢと空き領域１に分
離する必要があるが、このスクライブ線はチップＡの側
面に重なって位置するため前記ダイシングソーにより何
ら傷を入れることができないことと、チップＢ１が小さ
いことも相俟って分離には膨大な工数が必要となシ、止
むなくチップＢ１のまま組立てる場合が多かった。
離する必要があるが、このスクライブ線はチップＡの側
面に重なって位置するため前記ダイシングソーにより何
ら傷を入れることができないことと、チップＢ１が小さ
いことも相俟って分離には膨大な工数が必要となシ、止
むなくチップＢ１のまま組立てる場合が多かった。
しかし空き領域１があるチップは、ＬＳＩ−Ｈの空き領
域周辺にポンディングパッドが無い場合以外はセラミッ
クケース以外に組立てることが難しく、まだ量産時の製
品と違うために環境試験等を同一条件でできない欠点が
あった。
域周辺にポンディングパッドが無い場合以外はセラミッ
クケース以外に組立てることが難しく、まだ量産時の製
品と違うために環境試験等を同一条件でできない欠点が
あった。
本発明の目的は、上記欠点を除き多種類のＬＳＩを一枚
のウェーハ上に形成し、不都合な空き領域を残さずにダ
イシングソーで切り動ずことができるＬＳＩチップを形
成した半導体集積回路ウェーハ及びその製造に用いるマ
スクを提供することにある。
のウェーハ上に形成し、不都合な空き領域を残さずにダ
イシングソーで切り動ずことができるＬＳＩチップを形
成した半導体集積回路ウェーハ及びその製造に用いるマ
スクを提供することにある。
〔発明の構成）
本発明の第１の発明の半導体集積回路ウェーハは、１枚
の半導体基板上に少なくとも２ａｆ類のチップサイズで
矩形状に股引された集積回路をそれぞれ複数個形成しチ
ップ単位に分離して使用する半導体集積回路ウェーハに
於て、前記チップのうち同一サイズの集積回路チップは
個々の集積回路チップ並びに空き領域チップに分離する
ためのスクライブ線により区画される同じ行又は列に空
き領域チップを介して配列し、異なるサイズの集積回路
チップは前記スクライブ線で区画される別の行又は列に
配列し、かつ隣シ合せのサイズの異なるチップは相互に
チップの角のところで接し、かつ前記角を挾むそれぞれ
のチップの２辺は互いに用いるマスクは、少なくとも２
ｆｉｉ類のチップサイズに設計された集積回路パター
ンが、それぞれチップサイズに対応する矩形内に形成さ
れ、これらの矩形パターンが同一基板上に多数配置され
た半導体集積回路の製造に用いるマスクに於て、前記集
積回路チップパターンのうち同一サイズの集〃１回路チ
ップパターンは個々の集積回路チップ並びに空き領域チ
ップに分＾（１するためのスクライブ線によシ区画され
る同じ行又は列に空き領域）くターンを介して配列し、
異なるサイズのｋｍ回回路チップパターン前記スクライ
ブ線で区画される別の行又は列に配列し、かつＡｆｌ＋
Ｊ合せのサイズの異なるチップパターンは相互にチップ
パターンの角のところで接し、かつ前記角を挾むそれぞ
れのチップパターンの２辺は互いに直角になるよう配置
されることにより構成される。
の半導体基板上に少なくとも２ａｆ類のチップサイズで
矩形状に股引された集積回路をそれぞれ複数個形成しチ
ップ単位に分離して使用する半導体集積回路ウェーハに
於て、前記チップのうち同一サイズの集積回路チップは
個々の集積回路チップ並びに空き領域チップに分離する
ためのスクライブ線により区画される同じ行又は列に空
き領域チップを介して配列し、異なるサイズの集積回路
チップは前記スクライブ線で区画される別の行又は列に
配列し、かつ隣シ合せのサイズの異なるチップは相互に
チップの角のところで接し、かつ前記角を挾むそれぞれ
のチップの２辺は互いに用いるマスクは、少なくとも２
ｆｉｉ類のチップサイズに設計された集積回路パター
ンが、それぞれチップサイズに対応する矩形内に形成さ
れ、これらの矩形パターンが同一基板上に多数配置され
た半導体集積回路の製造に用いるマスクに於て、前記集
積回路チップパターンのうち同一サイズの集〃１回路チ
ップパターンは個々の集積回路チップ並びに空き領域チ
ップに分＾（１するためのスクライブ線によシ区画され
る同じ行又は列に空き領域）くターンを介して配列し、
異なるサイズのｋｍ回回路チップパターン前記スクライ
ブ線で区画される別の行又は列に配列し、かつＡｆｌ＋
Ｊ合せのサイズの異なるチップパターンは相互にチップ
パターンの角のところで接し、かつ前記角を挾むそれぞ
れのチップパターンの２辺は互いに直角になるよう配置
されることにより構成される。
次に、本発明の実施例について、図面を参照して弱、明
する。
する。
第４図は本発明のマスクの形成に使用する基本パターン
の模式図で６る。
の模式図で６る。
第４図において、ＬＳＩ−Ａは第１のＬＳｒチップパタ
ーンＬＳＩ−Ｂは第２のＬＳＩのチップパターンである
。この２つのＬＳＩチツプノくターンは縦横の寸法がｘ
Ａ、ｙａおよびｘＲｌ ｙｎでそれぞれ異なっている。
ーンＬＳＩ−Ｂは第２のＬＳＩのチップパターンである
。この２つのＬＳＩチツプノくターンは縦横の寸法がｘ
Ａ、ｙａおよびｘＲｌ ｙｎでそれぞれ異なっている。
第１のＬＳＩチッグノくターンと第２のＬＳＩチップパ
ターンは、それぞれの角が０点で接しており、その０点
をはさむ２辺、すなわち第１のチップパターンの２辺の
□ｘ 、 □ｙと第２のチップパターンの２辺のＱｘ’
、ｏｙ’の辺が直角になるように配置されている。すな
わちＸＯＹ′およびＹｏＸ’ の角は直角になり、その
結果ＸＱＸ’及びＹＯＹ’は直線をなし直角に交差して
いる。また空き領域２及び空き領域３は空きチップとな
る領域である。すなわち基本ノくターｙｉｉｘＡ＋ＸＢ
とｙＡ＋ｙＢの辺にかこまれた矩形をなし、スクライブ
線に相昌するＸＸ’、ＹＹ’の分割線で４つのチップパ
ターンに分割されているこのパターンでウェーッ・上に
集積回路を形成すれば４つのチップが形成できチップと
２．３の２つの空きチップとなる。その結果集積回路を
形成した集積回路チップと分離を要する空きチップは完
全に分離される。
ターンは、それぞれの角が０点で接しており、その０点
をはさむ２辺、すなわち第１のチップパターンの２辺の
□ｘ 、 □ｙと第２のチップパターンの２辺のＱｘ’
、ｏｙ’の辺が直角になるように配置されている。すな
わちＸＯＹ′およびＹｏＸ’ の角は直角になり、その
結果ＸＱＸ’及びＹＯＹ’は直線をなし直角に交差して
いる。また空き領域２及び空き領域３は空きチップとな
る領域である。すなわち基本ノくターｙｉｉｘＡ＋ＸＢ
とｙＡ＋ｙＢの辺にかこまれた矩形をなし、スクライブ
線に相昌するＸＸ’、ＹＹ’の分割線で４つのチップパ
ターンに分割されているこのパターンでウェーッ・上に
集積回路を形成すれば４つのチップが形成できチップと
２．３の２つの空きチップとなる。その結果集積回路を
形成した集積回路チップと分離を要する空きチップは完
全に分離される。
第５図は本発明のマスクの一実施例のチツプノくターン
配置図であり、第４図に示した基本ノ（ターンを横方向
にＸＡ＋ＸＢの周期で繰返し記動したものである。この
マスクを使用しウェーッー上に集積回路を形成すれば第
５図と同じパターン状に形成された集積回路ウェ−ハが
得られる。
配置図であり、第４図に示した基本ノ（ターンを横方向
にＸＡ＋ＸＢの周期で繰返し記動したものである。この
マスクを使用しウェーッー上に集積回路を形成すれば第
５図と同じパターン状に形成された集積回路ウェ−ハが
得られる。
この集積回路ウェーハをダイシングソーを用いて切断分
離すると第６図（ａ）〜（ｄ）に示すように、ＬＳＩ−
Ａ、ＬＳＩ−Ｂ、空きチップ２．空きチップ３の集積回
路チップ２個、空きチップ２個の４種類のチップが得ら
れる。ＬＳＩ−Ａのパターンを持つチップＡ及びＬＳＩ
−ＢのパターンをもつチップＢＫは空き領域は全く含１
れず、従って組立や環境試験を無理な〈実施することが
できる。
離すると第６図（ａ）〜（ｄ）に示すように、ＬＳＩ−
Ａ、ＬＳＩ−Ｂ、空きチップ２．空きチップ３の集積回
路チップ２個、空きチップ２個の４種類のチップが得ら
れる。ＬＳＩ−Ａのパターンを持つチップＡ及びＬＳＩ
−ＢのパターンをもつチップＢＫは空き領域は全く含１
れず、従って組立や環境試験を無理な〈実施することが
できる。
上記実施例ではチップサイズの異なる２種類のＬＳｌを
１枚のマスク及び１枚のウェーハ上に形成する場合につ
いて述べたが、３つ以上のＬＳＩの場合も同様に実施す
ることが出来る。
１枚のマスク及び１枚のウェーハ上に形成する場合につ
いて述べたが、３つ以上のＬＳＩの場合も同様に実施す
ることが出来る。
また第６図ｆａ）〜ｆｄ）に示した空きチップの少くと
も一部のチップに目合せパターン、各釉デバイス特件評
価用デバイスパターン、特性評価用回路等を入れること
も出来、これによＱ集積回路チップが出来る。
も一部のチップに目合せパターン、各釉デバイス特件評
価用デバイスパターン、特性評価用回路等を入れること
も出来、これによＱ集積回路チップが出来る。
以上説明したように、本発明によれば、多種類のＬＳＩ
を１枚のウェーハ上に形成し、不都合な空き領域を残さ
ずに、グイシングツ−で切！ｌｌ離すことができるＬＳ
Ｉチップを形成した半導体集積回路ウェーハ及びその製
造に用いるマスクを得ることができる。
を１枚のウェーハ上に形成し、不都合な空き領域を残さ
ずに、グイシングツ−で切！ｌｌ離すことができるＬＳ
Ｉチップを形成した半導体集積回路ウェーハ及びその製
造に用いるマスクを得ることができる。
第１図は従来の２種類のＬＳＩチップパターンの組合せ
の一例の基本パターン配置図、第２図は従来のマスクの
一例のチップパターン配置図、従来例のパターン配置図
、第３図は第２図のウェーハよシ分離したＬＳＩチップ
の平面図、第４図は本発明のマスク形成に使用する基本
パターンの模式図、第５図は本発明のマスクの一実施例
のチップパターン配し図、第６図（、ｌ）〜（ｄｌは本
発明の集積回路ウェーハより分＃ｉｌＣしたチップの平
面図で・°ある。 ターン、ＬＳＩ−Ｂ、Ｂ・・・・・・Ｂチップ又はＢの
ＬＳＩパターン、Ｂ１チップ・・・・・・空き領域１を
有するＢチップ。 方１図 ル？図 寿左図 一一ズＢ− 寡るワ
の一例の基本パターン配置図、第２図は従来のマスクの
一例のチップパターン配置図、従来例のパターン配置図
、第３図は第２図のウェーハよシ分離したＬＳＩチップ
の平面図、第４図は本発明のマスク形成に使用する基本
パターンの模式図、第５図は本発明のマスクの一実施例
のチップパターン配し図、第６図（、ｌ）〜（ｄｌは本
発明の集積回路ウェーハより分＃ｉｌＣしたチップの平
面図で・°ある。 ターン、ＬＳＩ−Ｂ、Ｂ・・・・・・Ｂチップ又はＢの
ＬＳＩパターン、Ｂ１チップ・・・・・・空き領域１を
有するＢチップ。 方１図 ル？図 寿左図 一一ズＢ− 寡るワ
Claims (2)
- （１）１枚の半導体基板上に少なくとも２種類のチップ
サイズで矩形状に設計された集積回路をそれぞれ複数個
形成しチップ単位に分離して使用する半導体集積回路ウ
ェーハに於て、前記チップのうち同一サイズの集積回路
チップは個々の集積回路チップ並びに空き領域チップに
分離するだめのスクライプ線によシ区画される同じ行又
は列に空き飴域チップを介して配列し、異なるサイズの
集積回路チップは前記スクライプ線で区画される別の行
又は列に配列し、かつ隣シ合せのサイズの異なるチップ
は相互にチップ角のところで接し、かつ前記角を挾むそ
れぞれのチ、ソ゛フヘ；刀？？Ｕ層Ｖ ４１色」ｒｈス
１へ配化１式引−イいることを特徴とする半導体集積回
路ウェーハ。 - （２）少なくとも一部の空き領域チップに目合せパター
ン、各種デバイス特性計測用デバイス、特（３） 少な
くとも２種類のチップサイズに設計された集積回路パタ
ーンが、それぞれチップサイズに対応する矩形内に形成
され、と扛らの矩形パターンが同一基板上に多数配置さ
れた半導体集積回路の製造に用いるマスクに於て、前記
集積回路チップパターンのうち同一サイズの集積回路チ
ップパターンは個々の集積回路チップ並びに空き領域チ
ップに分離するだめのスクライプ線により区画される同
じ行又は列に壁き領域パターンを介して配列し、異なる
サイズの集積回路チップパターンは前記スクライプ線で
区画される別の行又は列に配列し、かつ＠シ合せのサイ
ズの異なるチップパターンは相互にチップパターンの角
のところで接し、かつ前記角を挾むそれぞれのチップパ
ターンの２辺は互いに直角（４）少なくとも一部の空き
領域に目合せバターベ各種デバイス特性評価用のパター
ン、特性評価
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142907A JPS6034016A (ja) | 1983-08-04 | 1983-08-04 | 半導体集積回路ウェ−ハ及びその製造に用いるマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142907A JPS6034016A (ja) | 1983-08-04 | 1983-08-04 | 半導体集積回路ウェ−ハ及びその製造に用いるマスク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034016A true JPS6034016A (ja) | 1985-02-21 |
Family
ID=15326384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142907A Pending JPS6034016A (ja) | 1983-08-04 | 1983-08-04 | 半導体集積回路ウェ−ハ及びその製造に用いるマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807587B1 (ko) * | 2002-03-09 | 2008-02-28 | 엘지.필립스 엘시디 주식회사 | 액정 패널의 절단 방법 |
-
1983
- 1983-08-04 JP JP58142907A patent/JPS6034016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807587B1 (ko) * | 2002-03-09 | 2008-02-28 | 엘지.필립스 엘시디 주식회사 | 액정 패널의 절단 방법 |
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