JPH01251631A - ウェハ - Google Patents
ウェハInfo
- Publication number
- JPH01251631A JPH01251631A JP7973688A JP7973688A JPH01251631A JP H01251631 A JPH01251631 A JP H01251631A JP 7973688 A JP7973688 A JP 7973688A JP 7973688 A JP7973688 A JP 7973688A JP H01251631 A JPH01251631 A JP H01251631A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- pattern
- patterns
- circuit pattern
- chip circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 20
- 238000000034 method Methods 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000001312 dry etching Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数の本体チップ回路パターンが形成されたウ
ェハに関するものである。
ェハに関するものである。
従来の技術
半導体装置の製造工程では、−枚のウェハから、多数の
半導体回路チップを作り出すため、１個の半導体回路パ
ターンの配列が必要となる。また、ウェハ内に数箇所の
割合いで、特性調査などの目的で、テスト回路パターン
を入れることが一般的である。
半導体回路チップを作り出すため、１個の半導体回路パ
ターンの配列が必要となる。また、ウェハ内に数箇所の
割合いで、特性調査などの目的で、テスト回路パターン
を入れることが一般的である。
本体チップ回路パターンとテスト回路パターンを縮小投
影型露光装置（ステッパー）を用いて、同一半導体基板
上に形成した例を第２図により説明する０本体チッグ回
路パターン１１は、半導体基板上に、チップ面積に従い
、縦方向および横方向に繰り返して形成される０回路パ
ターンと回路パターンの間には、半導体回路チップの分
割のためのスクライブレーン１２が設けられている。
影型露光装置（ステッパー）を用いて、同一半導体基板
上に形成した例を第２図により説明する０本体チッグ回
路パターン１１は、半導体基板上に、チップ面積に従い
、縦方向および横方向に繰り返して形成される０回路パ
ターンと回路パターンの間には、半導体回路チップの分
割のためのスクライブレーン１２が設けられている。
ここで、テスト回路パターン１３を同一の半導体基板上
に配列させて形成するに際し、スクライブレーン１２を
一致させるために、本体チップ回路バターン１１と同じ
か、もしくはその整数倍の頭載上にテスト回路パターン
１３を配列させる必要がある。
に配列させて形成するに際し、スクライブレーン１２を
一致させるために、本体チップ回路バターン１１と同じ
か、もしくはその整数倍の頭載上にテスト回路パターン
１３を配列させる必要がある。
しかしテスト回路パターン１３のサイズと、本体チップ
回路パターン１１と同じか、もしくはその整数倍の領域
のサイズとが一致しない場合は、上記領域にパターン未
形成領域１４が発生する。
回路パターン１１と同じか、もしくはその整数倍の領域
のサイズとが一致しない場合は、上記領域にパターン未
形成領域１４が発生する。
また、ウェハの周辺部においても、回路パターンが形成
されていない未形成領域が発生する。さらに本体チップ
回路パターン領域においても、本体チップ回路パターン
が形成されていない未形成領域が発生することがある。
されていない未形成領域が発生する。さらに本体チップ
回路パターン領域においても、本体チップ回路パターン
が形成されていない未形成領域が発生することがある。
発明が解決しようとする課題
半導体装置は、回路の高集積化、微細化の方向へ進展し
ている。それに伴って、半導体装置の製造工程での素子
寸法、トランジスタ特性などのばらつきを極限まで抑え
る必要性が非常に大きくなっている。しかじなか、ら、
上記のようなウェハーマツプにより回路パターンを形成
した場合、パターン未形成領域１４の影響により、ウェ
ハ面内のばらつきが増大する。たとえば、ドライエツチ
ング工程では、エツチングレートのウェハ面内ばらつき
の増大、イオン注入工程ではエレクトロンのウェハ面内
分布のばらつき増大などが確認されている。
ている。それに伴って、半導体装置の製造工程での素子
寸法、トランジスタ特性などのばらつきを極限まで抑え
る必要性が非常に大きくなっている。しかじなか、ら、
上記のようなウェハーマツプにより回路パターンを形成
した場合、パターン未形成領域１４の影響により、ウェ
ハ面内のばらつきが増大する。たとえば、ドライエツチ
ング工程では、エツチングレートのウェハ面内ばらつき
の増大、イオン注入工程ではエレクトロンのウェハ面内
分布のばらつき増大などが確認されている。
本発明は、上記課題を解決するもので、回路パターン形
成時に生ずるパターン未形成領域による影響を減少させ
ることのできるウェハを提供することを目的とするもの
である。
成時に生ずるパターン未形成領域による影響を減少させ
ることのできるウェハを提供することを目的とするもの
である。
課題を解決するための手段
上記課題を解決するために本発明は、ウェハへの回路パ
ターン形成時に、本体チップ回路パターンが形成されて
いない本体回路パターン未形成領域にダミーパターンを
形成したものである。また、本体チップ回路パターンに
より画定されるパターン未形成領域にテスト回路パター
ンおよびダミーパターンを形成したものである。また、
複数の本体チップ回路パターンの配列の周辺部に存在す
るパターン未形成領域にダミーパターンを形成したもの
である。
ターン形成時に、本体チップ回路パターンが形成されて
いない本体回路パターン未形成領域にダミーパターンを
形成したものである。また、本体チップ回路パターンに
より画定されるパターン未形成領域にテスト回路パター
ンおよびダミーパターンを形成したものである。また、
複数の本体チップ回路パターンの配列の周辺部に存在す
るパターン未形成領域にダミーパターンを形成したもの
である。
作用
上記構成により、パターン未形成領域がなくなるので、
半導体装置の製造過程で、上記パターン未形成領域の影
響により生ずる半導体装置の特性のウェハ面内でのばら
つきを減少させることが可能となる。
半導体装置の製造過程で、上記パターン未形成領域の影
響により生ずる半導体装置の特性のウェハ面内でのばら
つきを減少させることが可能となる。
実施例
以下、本発明の一実施例を図面に基づき説明する。
第１図は本発明の一実施例を示すウェハの部分概略図で
ある。第１図において、１はウェハで、このウェハ１に
は従来と同様に本体チップ回路パターン２が半導体基板
上に縦方向および横方向にスクライブレーン３を境とし
て繰り返して形成され、さらに、ウェハ１の数箇所にお
いて、第１図に示すように本体チップ回路パターン２と
同じか、もしくはその整数倍の領域内にテスト回路パタ
ーン４が形成され、残りのパターン未形成領域に同じサ
イズでダミーパターン５が形成されている。
ある。第１図において、１はウェハで、このウェハ１に
は従来と同様に本体チップ回路パターン２が半導体基板
上に縦方向および横方向にスクライブレーン３を境とし
て繰り返して形成され、さらに、ウェハ１の数箇所にお
いて、第１図に示すように本体チップ回路パターン２と
同じか、もしくはその整数倍の領域内にテスト回路パタ
ーン４が形成され、残りのパターン未形成領域に同じサ
イズでダミーパターン５が形成されている。
上記構成により、ウェハ１上のパターン未形成領域がな
くなるので、半導体装置の製造過程のドライエツチング
工程やイオン注入工程などで生じるエツチングレートや
不純物のウェハ面内のばらつきは減少し、半導体装置の
特性の均一性が向上゛する。
くなるので、半導体装置の製造過程のドライエツチング
工程やイオン注入工程などで生じるエツチングレートや
不純物のウェハ面内のばらつきは減少し、半導体装置の
特性の均一性が向上゛する。
上記回路パターンをステッパーを用いて半導体基板上に
形成する場合には、本体回路チップパターン２をダミー
パターン５として用い、パターンサイズとパターン座標
のプログラミングを加えるだけで、簡単に実施可能であ
る。また、マスク対ウェハが１対１のサイズである１０
ジエクシヨン、１０キシミテイー、コンタクト、Ｘ線の
各方式、および直接描画のＥＢ、イオンの各方式を用い
ても実施できることはいうまでもない、また、ダミーパ
ターンとしてテスト回路パターンを用いることもできる
。
形成する場合には、本体回路チップパターン２をダミー
パターン５として用い、パターンサイズとパターン座標
のプログラミングを加えるだけで、簡単に実施可能であ
る。また、マスク対ウェハが１対１のサイズである１０
ジエクシヨン、１０キシミテイー、コンタクト、Ｘ線の
各方式、および直接描画のＥＢ、イオンの各方式を用い
ても実施できることはいうまでもない、また、ダミーパ
ターンとしてテスト回路パターンを用いることもできる
。
さらに、本発明は、ウェハの周辺部の回路パターンが形
成されていない箇所にダミーパターンを形成することに
も適用でき、同様の効果を上げることができる。
成されていない箇所にダミーパターンを形成することに
も適用でき、同様の効果を上げることができる。
また、本発明は、本体チップ回路パターン領域において
、本体チップ回路パターンが形成されていない箇所にダ
ミーパターンを形成することにも適用でき、同様の効果
を上げることができる。
、本体チップ回路パターンが形成されていない箇所にダ
ミーパターンを形成することにも適用でき、同様の効果
を上げることができる。
発明の効果
以上、本発明によれば、ウェハにパターン未形成領域が
なくなるので、半導体装置の製造工程での製造ばらつき
が減少し、半導体装置の特性の均一性が向上するなめ、
微細な半導体装置の製造が容易に実施できる。
なくなるので、半導体装置の製造工程での製造ばらつき
が減少し、半導体装置の特性の均一性が向上するなめ、
微細な半導体装置の製造が容易に実施できる。
第１図は本発明の一実施例を示すウェハの部分概略図、
第２図は従来のウェハの部分概略図を示す。 １・・・ウェハ、２・・・本体チップ回路パターン、３
・・・スクライブレーン、４・・・テスト回路パターン
、５・・・ダミーパターン。 代理人 森 本 義 弘 第を図 ！ ｌ°一つ工へ ２−−一本体斗ツプ回路・パターン ３−−一又グウイフ゛し一ン ４−一一子入ト回還ジノぐクーン ター一−り゛ミーパヲーン
第２図は従来のウェハの部分概略図を示す。 １・・・ウェハ、２・・・本体チップ回路パターン、３
・・・スクライブレーン、４・・・テスト回路パターン
、５・・・ダミーパターン。 代理人 森 本 義 弘 第を図 ！ ｌ°一つ工へ ２−−一本体斗ツプ回路・パターン ３−−一又グウイフ゛し一ン ４−一一子入ト回還ジノぐクーン ター一−り゛ミーパヲーン
Claims (1)
- 【特許請求の範囲】 １、複数の本体チップ回路パターンが配列形成されると
ともにこの本体チップ回路パターンが形成されていない
本体チップ回路パターン未形成領域にダミーパターンが
形成されてなるウェハ。 ２、複数の本体チップ回路パターンが配列形成され、こ
の本体チップ回路パターンにより画定されるパターン未
形成領域にテスト回路パターンおよびダミーパターンが
形成されてなるウェハ。 ３、複数の本体チップ回路パターンが配列形成され、こ
の配列の周辺部に存在するパターン未形成領域にダミー
パターンが形成されてなるウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7973688A JPH01251631A (ja) | 1988-03-30 | 1988-03-30 | ウェハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7973688A JPH01251631A (ja) | 1988-03-30 | 1988-03-30 | ウェハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251631A true JPH01251631A (ja) | 1989-10-06 |
Family
ID=13698494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7973688A Pending JPH01251631A (ja) | 1988-03-30 | 1988-03-30 | ウェハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251631A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598010A (en) * | 1993-12-24 | 1997-01-28 | Nec Corporation | Semiconductor integrated circuit device having dummy pattern effective against micro loading effect |
| US5677248A (en) * | 1994-03-30 | 1997-10-14 | Nippondenso Co., Ltd. | Method of etching semiconductor wafers |
| US6020618A (en) * | 1994-03-30 | 2000-02-01 | Denso Corporation | Semiconductor device in which thin silicon portions are formed by electrochemical stop etching method |
| DE19756527C2 (de) * | 1997-07-10 | 2001-02-22 | Mitsubishi Electric Corp | Wafer, der mit Schaltungsmustern vorgesehen ist und verbesserte Planarisierungseigenschaften aufweist, und ein Herstellungsverfahren eines entsprechenden Wafers |
| US6486565B2 (en) | 2000-03-27 | 2002-11-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2002367897A (ja) * | 2001-06-11 | 2002-12-20 | Denso Corp | 半導体装置の製造方法 |
| US6518669B2 (en) | 2001-06-13 | 2003-02-11 | Fujitsu Limited | Semiconductor device including a pad and a method of manufacturing the same |
| US7304323B2 (en) | 2003-12-11 | 2007-12-04 | Nanya Technology Corporation | Test mask structure |
-
1988
- 1988-03-30 JP JP7973688A patent/JPH01251631A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598010A (en) * | 1993-12-24 | 1997-01-28 | Nec Corporation | Semiconductor integrated circuit device having dummy pattern effective against micro loading effect |
| US5677248A (en) * | 1994-03-30 | 1997-10-14 | Nippondenso Co., Ltd. | Method of etching semiconductor wafers |
| US6020618A (en) * | 1994-03-30 | 2000-02-01 | Denso Corporation | Semiconductor device in which thin silicon portions are formed by electrochemical stop etching method |
| DE19756527C2 (de) * | 1997-07-10 | 2001-02-22 | Mitsubishi Electric Corp | Wafer, der mit Schaltungsmustern vorgesehen ist und verbesserte Planarisierungseigenschaften aufweist, und ein Herstellungsverfahren eines entsprechenden Wafers |
| US6486565B2 (en) | 2000-03-27 | 2002-11-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2002367897A (ja) * | 2001-06-11 | 2002-12-20 | Denso Corp | 半導体装置の製造方法 |
| US6518669B2 (en) | 2001-06-13 | 2003-02-11 | Fujitsu Limited | Semiconductor device including a pad and a method of manufacturing the same |
| US6833316B2 (en) | 2001-06-13 | 2004-12-21 | Fujitsu Limited | Semiconductor device including a pad and a method of manufacturing the same |
| US7304323B2 (en) | 2003-12-11 | 2007-12-04 | Nanya Technology Corporation | Test mask structure |
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