JPH07262781A

JPH07262781A - 半導体集積回路

Info

Publication number: JPH07262781A
Application number: JP6050124A
Authority: JP
Inventors: Masaru Tachibana; 大橘; Hisayuki Higuchi; 久幸樋口; Yoshinobu Nakagome; 儀延中込
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-22
Filing date: 1994-03-22
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】高速動作に適したＣＭＯＳ回路を提供する。【構成】セルフリセット回路において出力信号２０と同
相で所定の時間遅れたリセット信号５０を発生する遅延
回路３００に遅延時間を調整する電位３０，３１を加
え、遅延時間調整電位３０，３１を制御することで遅延
回路３００の遅延時間を電源電圧，温度，製造ばらつき
によらず一定とする。【効果】出力信号のパルス幅を電源電圧，温度，製造ば
らつきによらず一定とすることで、出力信号のパルス幅
が小さくなって信号スキューに対するマージンが減少す
るのを防げる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路、特に、
高速ＣＭＯＳ回路およびＣＭＯＳメモリ回路に関する。

【０００２】

【従来の技術】半導体集積回路の分野ではＣＭＯＳ回路
が広く用いられ、加工技術の微細化により高速化，高集
積化が達成されてきた。しかし、微細加工の限界も意識
され始めており、加工技術の微細化だけではなく、回路
的な工夫による高速化が強く求められている。

【０００３】このような回路的な工夫による高速化とし
て、同期回路を用いたメモリのアクセス時間の短縮とパ
イプライン動作の実現が提案されている。例えば、同期
式の高速ＣＭＯＳメモリ回路としてアイイーイー
イージャーナルオブソリッドステイトサーキッ
ツボリューム２６ナンバ−１１１９９１年ペー
ジ１５７７−１５８５（IEEE Journal of Solid−State
Circuits ,Vol. 26，No.１１, November 1991，pp.157
7−1585）の回路あるいは米国特許第4,985,643号の回路
が知られている。この従来のセルフリセット回路（ある
いはポストチャージ回路）では、回路をパルス動作させ
ることで、通常のＣＭＯＳ回路に比べ入力容量を半分程
度とし、回路の高速化を達成し、実効チャネル長０.５
μｍのＣＭＯＳデバイスでアクセス時間約４ns、(デー
タの読み出しおよび書き込みの)サイクル時間２nsの同
期式メモリ（ＳＲＡＭ）が実現されていた。また、従来
のセルフリセット回路は、出力信号のリセットのための
パルス（リセットパルス）を出力信号から作るため、信
号の変化した回路にのみリセットパルスが供給され、外
部から一括でクロックを供給するダイナミック回路に比
べ、クロックでの無効な電力消費がなく低電力化も達成
されていた。

【０００４】

【発明が解決しようとする課題】従来のセルフリセット
回路では高速化およびダイナミック回路に対して低電力
化は達成されているが、信号のパルス幅を、単純なＣＭ
ＯＳゲート回路を多段に接続した遅延回路の遅延時間に
より決めているので、電源電圧変動，温度変動，プロセ
スばらつきにより前記遅延回路の遅延時間が変動し、信
号のパルス幅が変化する。

【０００５】例えば、電源電圧が高く、温度が低くて信
号のパルス幅が狭くなった場合、配線抵抗と配線容量に
よる遅延のような電源電圧によらないほぼ一定の信号の
スキューがあると、信号のパルス幅が狭くなる以上に他
の信号との重なりの期間が短くなる。

【０００６】つまり従来のセルフリセット回路には、信
号のパルス幅が電源電圧変動，温度変動，プロセスばら
つきの影響を受け、信号のパルス幅が狭くなった場合に
動作マージンが減少するという問題がある。また電源電
圧が低く、温度が高くて信号のパルス幅が大きくなった
場合、回路の最高動作周波数が小さくなるという問題も
ある。このような問題は、ＤＲＡＭ，ＳＲＡＭ等のよう
にパルス幅に対する要求が厳しいものに対して、特に顕
著に現われる。

【０００７】本発明の第一の目的は、セルフリセット回
路の高速性を損なうことなく、信号のパルス幅が、電源
電圧変動，温度変動，プロセスばらつきの影響を受けな
い特性を実現したセルフリセット回路を提供することに
ある。

【０００８】本発明の第二の目的は、上記第一の目的を
達成するために、セルフリセット回路のリセットパルス
発生に好適な遅延回路を提供することにある。

【０００９】本発明の第三の目的は、上記第一，第二の
目的を達成するために、セルフリセット回路のリセット
パルス発生のための遅延回路の遅延時間制御信号の発生
に好適な回路を提供することにある。

【００１０】本発明の第四の目的は、上記の信号のパル
ス幅を一定に制御したセルフリセット回路を用いた高速
メモリ回路を提供することにある。

【００１１】本発明の第五の目的は、上記第四の目的を
達成するために、上記セルフリセット回路を用いた高速
メモリ回路に好適な外部クロックと内部クロックの同期
回路を提供することにある。

【００１２】本発明の第六の目的は、上記第五の目的を
達成するために、上記セルフリセット回路を用いた高速
メモリ回路の外部クロックと内部クロックの同期のため
の回路に好適な分周器を提供することにある。

【００１３】

【課題を解決するための手段】上記第一の目的を達成す
るために、本発明ではセルフリセット回路において、リ
セットパルス発生のための遅延回路に遅延回路の遅延時
間を制御する電圧を加え、制御信号発生回路で制御電圧
を発生する。

【００１４】上記第二の目的を達成するために、本発明
の一実施形態によれば、セルフリセット回路において、
遅延回路を偶数段のＣＭＯＳゲート回路で構成し、セル
フリセット回路出力あるいは前段のＣＭＯＳゲート回路
の出力をゲート信号とするＭＯＳトランジスタと、制御
電圧をゲート信号とするＭＯＳトランジスタを直列に接
続する。

【００１５】上記第二の目的を達成するために、本発明
の他の実施形態では、セルフリセット回路において、遅
延回路を偶数段のＣＭＯＳゲート回路で構成し、セルフ
リセット回路出力あるいは前段のＣＭＯＳゲート回路出
力をゲート信号とするＭＯＳトランジスタ部の出力に、
制御電圧をゲート信号とするトランスファＭＯＳトラン
ジスタを接続する。

【００１６】上記第三の目的を達成するために、本発明
では、セルフリセット回路において、遅延回路の制御電
圧は、ＰＬＬ回路の電圧制御発振器の制御電圧とし、Ｐ
ＬＬ回路（図３）により基準クロック信号の位相と電圧
制御発振器の出力信号の位相を比較する。また、ＰＬＬ
回路の電圧制御発振器は、セルフリセット回路の遅延回
路と同様な回路で構成する。

【００１７】上記第三の目的を達成するために、本発明
の他の一実施形態では、電圧制御遅延回路，位相比較器
およびチャージポンプ回路およびループフィルタ回路で
基準クロック信号の位相と電圧制御遅延回路の出力信号
の位相を比較し、セルフリセット回路の遅延回路の制御
電圧は、電圧制御遅延回路の制御電圧とする。また、電
圧制御遅延回路は、セルフリセット回路の遅延回路と同
様な回路で構成する。

【００１８】上記第三の目的を達成するために、本発明
の他の一実施形態では、セルフリセット回路において、
遅延回路の制御電圧は、電源電圧に比例したドレイン電
流が流れるよう制御したＭＯＳトランジスタのゲート電
位、あるいはゲート電位を入力とするカレントミラー回
路の出力とする。

【００１９】上記第四の目的を達成するために、本発明
では、アドレスバッファ回路，デコード回路に、上記信
号のパルス幅を一定に制御したセルフリセット回路を用
いる。また、アドレス信号をメモリに取り込むタイミン
グを決めるクロック信号を、セルフリセット回路の遅延
回路の遅延時間を制御する電圧を発生するＰＬＬ回路に
加える。

【００２０】上記第五の目的を達成するために、本発明
では、外部クロック信号を、電圧制御遅延回路に加え、
電圧制御遅延回路の出力をパルス幅制限回路に加える。
パルス幅制限回路の出力をバッファ回路に加えること
で、内部クロック信号を発生する。外部クロック信号と
内部クロック信号を、分周器，位相比較器およびチャー
ジポンプ回路およびループフィルタ回路からなる回路に
加え、外部クロック信号の位相と内部クロック信号の位
相を比較することで、電圧制御遅延回路の制御電圧を発
生する。

【００２１】上記第六の目的を達成するために、本発明
では、クロックトインバータ回路およびインバータ回路
で構成されるリング発振器の発振周波数を外部クロック
信号および外部クロックの反転信号で制御することで、
外部クロック信号を分周した信号を発生し、上記リング
発振器の信号を内部クロック信号とその反転信号で制御
されるクロックトインバータ回路でラッチ回路に取り込
むことにより、内部クロック信号を分周した信号を発生
する。

【００２２】

【作用】本発明の代表的な実施形態（図１）では、セル
フリセット回路の出力が低レベルに変化してから出力信
号をリセットするＭＯＳが導通するまでの時間を、制御
電圧で調整することができる。電源電圧が高い，温度が
低い，ＭＯＳトランジスタのゲート長が短い、等の遅延
時間が小さくなる条件では、制御電圧をゲートに加える
ＭＯＳトランジスタのゲート，ソース間電圧を小さく
し、電源電圧が低い，温度が高い，ＭＯＳトランジスタ
のゲート長が長い等の遅延時間が大きくなる条件では、
制御電圧をゲートに加えるＭＯＳトランジスタのゲー
ト，ソース間電圧を大きくして遅延回路の遅延時間を一
定に保つことができる。制御電圧は制御電圧発生回路で
遅延回路の遅延時間が一定となるよう発生できる。

【００２３】また、本発明の代表的な実施形態（図１）
では、出力信号あるいは前段のCMOSゲート回路出力をゲ
ート信号とするＭＯＳトランジスタと制御電圧をゲート
信号とするＭＯＳトランジスタを直列に接続すること
で、制御電圧端子には、ほぼＭＯＳトランジスタのゲー
ト容量負荷が接続されるだけとなる。

【００２４】本発明の他の実施形態（図１９）では、制
御電圧端子には、ほぼＭＯＳトランジスタのゲート容量
負荷が接続されるだけとなる。

【００２５】本発明の代表的な実施形態（図３）では、
ＰＬＬ回路の電圧制御発振器の制御電圧は、基準クロッ
ク信号と電圧制御発振器の発振周期（すなわち１段あた
りの遅延時間×段数×２）および位相が等しくなるよう
決まること、電圧制御発振器を、セルフリセット回路の
遅延回路と同様な回路で構成することから、基準クロッ
ク信号の周期が一定の条件下では、制御電圧により遅延
回路の１段あたりの遅延時間も決まる。この制御電圧を
セルフリセット回路の遅延回路の制御信号とし、基準ク
ロック信号の周期を一定とすることで、セルフリセット
回路の遅延回路の遅延時間を一定に制御することができ
る。

【００２６】本発明の他の実施形態（図１４）では、電
圧制御遅延回路の制御電圧は、基準クロック信号の位相
と電圧制御遅延回路の出力信号の位相が等しくなるよう
決まることから、基準クロック信号の周期が一定の条件
下では、電圧制御遅延回路の１段あたりの遅延時間が決
まり、制御電圧により遅延回路の１段あたりの遅延時間
も決まる。この制御電圧をセルフリセット回路の遅延回
路の制御信号とし、基準クロック信号の周期を一定とす
ることで、セルフリセット回路の遅延回路の遅延時間を
一定に制御することができる。

【００２７】本発明の他の実施形態（図１５）では、制
御電圧をゲート電極に加えたＭＯＳトランジスタのドレ
イン電流は電源電圧に比例するので、セルフリセット回
路の遅延回路の遅延時間の電源電圧変動を補償すること
ができる。

【００２８】本発明の代表的な実施形態（図７）では、
アドレスバッファ回路，デコード回路に、信号のパルス
幅を一定に制御したセルフリセット回路を用いること
で、デコード時間およびサイクル時間が短縮される。ま
た、アドレス信号をメモリに取り込むタイミングを決め
るクロック信号を、セルフリセット回路の遅延回路の遅
延時間を制御する電圧を発生するＰＬＬ回路に加えるこ
とで、アドレス信号をメモリに取り込むタイミングを決
めるクロック信号でセルフリセット回路の遅延回路の遅
延時間を制御できる。

【００２９】発明の一実施形態（図１６）では、外部ク
ロック信号の位相と内部クロック信号の位相が一致し、
またパルス幅制限回路およびバッファ回路での消費電力
が低減できる。

【００３０】本発明の一実施形態（図１７）では、外部
クロック信号を分周した信号と、内部クロック信号を分
周した信号が得られる。

【００３１】

【実施例】図１に本発明のパルス幅を一定に制御できる
セルフリセット回路の一実施例を、図２にその動作波形
図を示す。

【００３２】図１はメモリのデコード回路の一部を示し
ている。図１の回路は入力１０および入力１１の信号を
反転して２１（２０），２２に出力し、２１，２２の信
号のＮＯＲ論理信号を２３に出力するＡＮＤ回路として
働く。

【００３３】まず、図１の回路６０２について説明す
る。回路６０２は入力１０の反転信号を２０に出力する
インバータ回路として働く。高速化のために、以下の工
夫がなされている。図１の回路のようなセルフリセット
回路では、信号は低レベル“Ｌ”あるいは高レベル
“Ｈ”のスタティックな電位として扱われるのではな
く、図２に示すようなパルスの有無で表わされる。例え
ば、図２の１０に示すように、１０が“Ｌ”から“Ｈ”
さらに“Ｌ”へと変化する場合を“１”の状態、パルス
が出力されず“Ｌ”から変化しない場合を“０”の状態
とする。このため、信号の伝播遅延時間は、１０が
“Ｌ”から“Ｈ”に変化した後、２０が“Ｈ”から
“Ｌ”に変化するまでの遅延時間だけを考えれば良い。

【００３４】ここで、信号をパルスで表現すること以外
は通常のＣＭＯＳ回路と同じなので、メモリ回路のデコ
ーダ等にも適用でき、詳細な適用例については、図７以
降で述べる。すなわち回路６０２については、１０が
“Ｌ”から“Ｈ”に変化した後、２０が“Ｈ”から
“Ｌ”に変化するまでの遅延時間だけを考えれば良く、
この遅延時間を短縮するために、回路６０２は以下のよ
うに設計される。

【００３５】回路６０２のPMOS 200は直流的に２０の電
位を与えるための素子で、ゲート幅はＮＭＯＳトランジ
スタ（以下ＮＭＯＳと略記する。）１００，ＰＭＯＳト
ランジスタ（以下ＰＭＯＳと略記する。）２０１に比べ
十分小さく設計される。これにより、６０２の入力容量
は、ほぼNMOS 100のゲート容量だけとなるので、PMOS 2
00のゲート幅とNMOS 100のゲート幅の比を１：１から
２：１通常のCMOS回路に対して、負荷駆動電流一定で比
較すると入力容量はほぼ１／２となり、入力容量一定で
比較すると負荷駆動電流が約２倍となり、高速化が達成
される。PMOS 201は出力２０を“Ｌ”から“Ｈ”に充電
するための素子として働き、２０と同相で所定の時間遅
れた信号５０(リセットパルス)で駆動される。２０の充
電の遅延時間が小さくなるようPMOS 201のゲート幅は大
きく設計されるが、２０１のゲート容量は入力１０の容
量には含まれず、また４段のインバータ回路で構成され
る遅延回路３００を介して出力２０に接続されるので、
２０の容量の増加も小さい。例えば、遅延回路３００の
インバータ各段の入力容量／負荷容量の比を１：５に設
計するとPMOS 203，NMOS 101のゲート容量の和はPMOS 2
01のゲート容量の１／６２５になる。

【００３６】回路６０２の動作を、図２に沿って説明す
る。入力１０には低レベル（以下“Ｌ”と表わす）から
高レベル（以下“Ｈ”と表わす）さらに“Ｌ”へと変化
するパルスが入力される。出力２０には、“Ｈ”から
“Ｌ”さらに“Ｈ”へと変化するパルスが出力される。
入力１０が“Ｌ”の状態では、２０が“Ｈ”、５０は
“Ｈ”の状態にある。入力１０が“Ｌ”から“Ｈ”に変
化すると、２０は“Ｌ”に変化する。２０が“Ｌ”に変
化すると遅延回路３００の遅延時間遅れた時刻に、５０
が“Ｌ”に変化する。５０が“Ｌ”になることで、PMOS
201が導通となる。

【００３７】５０が“Ｌ”になる時刻に入力１０も
“Ｌ”になるように設計すると、PMOS 201が導通するの
と同時にNMOS 100が非導通に変化するので、PMOS 201，
NMOS 100を流れる貫通電流は従来のＣＭＯＳ回路と同じ
程度にできる。５０が“Ｌ”になる時刻以前に、入力１
０が“Ｌ”になるように設計すると、PMOS 201，NMOS 1
00を流れる貫通電流は従来のＣＭＯＳ回路より小さくで
きる。動作を理解しやすくするために、図２（実線）で
は、５０が“Ｌ”になる時刻以前に、入力１０が“Ｌ”
になるように設計した場合の波形を示している。（図２
の入力１０，１１のように幅の狭いパルス信号を外部の
クロック信号から発生する方法については、後に図８の
説明で述べる。） PMOS 201が導通し、NMOS 100が非導通になるので、２０
が“Ｈ”になる。PMOS 201が導通する時刻は、２０が
“Ｌ”に変化してから遅延回路３００の遅延時間後なの
で、結局、２０のパルス幅は遅延回路３００の遅延時間
で決まる。PMOS 201が導通し２０が“Ｈ”になると、遅
延回路３００の遅延時間遅れた時刻に、５０が“Ｈ”に
変化しPMOS 201が非導通となる。PMOS 201が非導通とな
ることで次に入力１０が“Ｌ”から“Ｈ”に変化したと
きに高速に２０を“Ｌ”に放電することができるので、
次の入力の変化を待つ待機状態となる。つまり、602の
最小動作サイクル時間は、ほぼ２０のパルス幅と５０の
パルス幅の和となる。２０のパルス幅と５０のパルス幅
はそれぞれ遅延回路３００の遅延時間程度なので、６０
２の最小動作サイクル時間は遅延回路３００の遅延時間
の約２倍となる。

【００３８】回路６０２において、PMOS 201のゲート電
極を遅延回路３００で駆動することの他の効果について
説明する。PMOS 201を遅延回路３００で駆動すること
で、２０１のゲート容量が“Ｈ”から“Ｌ”に放電され
るのは、出力２０が“Ｈ”から“Ｌ”に変化した場合に
限られる（何故なら、遅延回路３００は出力２０の遅延
信号を出力するため）。一方、２０１のゲートをチップ
上のいくつかの回路に共通のクロック信号で駆動する従
来のダイナミック回路の場合には、出力２０が変化して
いない回路のリセットのＰＭＯＳ（２０１に相当する他
の回路のPMOS）も充放電されることになり、本来不必要
な電力を消費することになる。つまり、PMOS 201を遅延
回路３００で駆動することで、従来のダイナミック回路
に対して、低消費電力化が達成される。

【００３９】図１の回路６００は、回路６０２と同じ構
成のインバータ回路を示し、６０１は３００と同じ構成
の遅延回路を示している。また、抵抗４０５，容量５０
１はインバータ回路の出力２０をＮＯＲ回路２３０，２
３１，１５０，１５１の入力２１に接続するための配線
の（寄生）抵抗と（寄生）容量を示している。図１のＮ
ＯＲ回路２３０，２３１，１５０，１５１もインバータ
回路６０２と類似の高速化の工夫がなされている。６０
２ではPMOS 200がNMOS 100，PMOS 201に比べ十分小さく
設計されたが、ＮＯＲ回路２３０，２３１，１５０，１
５１では、NMOS 150，151のゲート幅が、PMOS 230，23
1，NMOS 152のゲート幅に比べ小さく設計される。（２
１，２２では、“Ｈ”から“Ｌ”さらに“Ｈ”へと変化
する場合が“０”の状態、パルスが出力されず“Ｈ”か
ら変化しない場合が“１”の状態に相当する。）これに
より６０２と同様の高速化の効果が得られる。

【００４０】図１のＮＯＲ回路２３０，２３１，１５
０，１５１の動作を図２に沿って説明する。入力１１に
も入力１０と同様に“Ｌ”から“Ｈ”さらに“Ｌ”へと
変化するパルスが入力され、上で説明したように出力２
０，２２には“Ｈ”から“Ｌ”さらに“Ｈ”へと変化す
るパルスが出力される。入力１０，１１が“Ｌ”から
“Ｈ”に変化すると、２０，２２は“Ｌ”に変化する。
２０，２２が“Ｌ”に変化すると、２３は“Ｈ”に変化
する。２３が“Ｈ”に変化することで、６０１の遅延時
間遅れた時刻に、NMOS 152のゲート電位が“Ｈ”に変化
する。NMOS 152のゲート電位が“Ｈ”に変化すること
で、２３は“Ｌ”となる。さらに、６０１の遅延時間遅
れた時刻に、NMOS 152のゲート電位が“Ｌ”になり、次
の入力を待つ待機状態となる。

【００４１】図１の回路では２０，２２，２３のパルス
幅を一定とし、最小動作サイクル時間を大きくしないた
めに以下の工夫がなされている。

【００４２】回路６０２を例に説明する。６０２では制
御電圧３０，３１で、遅延回路３００の遅延時間を調整
し、２０および５０のパルス幅を所定の値に設定する。
例えば、電源電圧が高く、温度が低い場合には、３０の
電位を高く、３１の電位を低くすることで、２０のパル
ス幅が狭くなるのを防ぐことができ、また、電源電圧が
低く、温度が高い場合には、３０の電位を低く、３１の
電位を高くすることで、２０のパルス幅が大きくなるの
を防ぐことができる。遅延回路３００の遅延時間を３
０，３１の電位で調整するだけなので、従来のセルフリ
セット回路と同様の高速性が保たれる。

【００４３】図２の波形図では、実線は、本発明の回
路、および電源電圧が低く、かつ温度が高く遅延回路の
遅延時間が大きい場合の従来回路の動作波形を示し、破
線は電源電圧が高く、かつ温度が低く遅延回路の遅延時
間が小さい場合の従来回路の動作波形を示している。イ
ンバータ回路の出力２０とＮＯＲ回路２３０，２３１，
１５０，１５１はチップ上で離れた場所に配置されてい
る。インバータ回路の出力２０とＮＯＲ回路２３０，２
３１，１５０，１５１の入力２１に接続するための配線
の（寄生）抵抗４０２と（寄生）容量５０１が存在する
ことで、２１の信号波形は、図２に示すように立上り時
間，立ち下がり時間ともに大きくなり、信号２０から配
線の時定数遅れた波形となる。

【００４４】一方、インバータ回路６００は、ＮＯＲ回
路２３０，２３１，１５０，１５１に近い場所に配置さ
れている。このため２２は配線遅延の影響を受けず、Ｎ
ＯＲ回路の二つの入力２１，２２のパルスの幅は異なる
値をとり、２１，２２がともに“Ｌ”となる期間は２
０，２２のパルスの幅より小さい。２３が“Ｈ”に変化
するためには、２３を“Ｈ”に充電するのに十分な時
間、入力２１，２２がともに“Ｌ”となる期間がなけれ
ばならない。

【００４５】図２の従来回路の波形（破線）は、電源電
圧，温度等の変動で２０のパルス幅が小さくなり、その
ため入力２１，２２がともに“Ｌ”となる期間が小さ
く、ＰＭＯＳ２３０，231 が完全に導通せず、２３の
充電時間が大きくなった例を示している（ＮＯＲ出力２
３の立上りが遅れるのでNMOS 152のゲート電位の立上り
も遅れ、これが２３のパルス幅にも影響するが、簡単の
ため図２では、NMOS 152のゲート電位への影響だけを示
している）。

【００４６】従来回路では、電源電圧，温度，製造ばら
つきでパルス幅が変動するので、動作マージンを確保す
るとパルス幅が大きくなり、すなわち、動作周波数が小
さくなる。一方、本発明の回路では、制御電圧３０，３
１で２０のパルス幅を一定に制御できるので、２０のパ
ルス幅が減少し信号のスキューに対する動作マージンが
減少することを防ぐことができる。また、電源電圧が低
く、温度が高い場合には、３０の電位を低く、３１の電
位を高くすることで、２０および５０のパルス幅が大き
くなるのを防ぐことができる。これにより、動作マージ
ンを確保しつつ、回路の最小動作サイクル時間が大きく
なり最高動作周波数が低下することを防ぐことができ、
高周波動作が可能となる。図１，図２では配線の抵抗と
容量による信号スキューの例を説明したが、一般の信号
スキューに対して同様の効果がある。

【００４７】また、制御電圧３０，３１をPMOS 202，２
０４，２０６，２０８，NMOS 102，１０４，１０６およ
び１０８のゲート電極に加え２０３，２０５，２０７，
209，１０１，１０３，１０５および１０７と直列に接
続し遅延時間を制御することで、制御端子３０，３１の
負荷はゲート容量だけとなり、３０，３１に大きな電流
を供給しなくてよい利点がある。例えばＭＯＳトランジ
スタのソース電極を制御する場合には負荷の駆動電流を
制御電位の電源が供給しなければならないが、本実施例
の構成ではそういった電源の電流供給能力の設計の問題
を避けることができ、大電流が流れることによる精度の
低下を防げる。また、基板電極を制御する場合に対して
は基板とソース，ドレイン電極の順方向バイアスの問題
等が生じない利点がある。

【００４８】以上説明したように、図１の回路では、遅
延回路３００，６０１の遅延時間を制御電圧３０，３１
で一定に制御し、２０および５０のパルス幅を一定と
し、動作マージンを確保しつつ高周波動作を可能とした
ことに特徴がある。図１の回路は遅延回路がインバータ
回路で構成されているが、一般の論理回路で遅延回路が
構成されている場合にも容易に適用できる。

【００４９】図３に本発明のセルフリセット回路の制御
電圧３０，３１の発生回路の一例を示す。図３の回路
は、ＰＬＬと呼ばれる回路で、電圧で遅延時間を制御で
きるインバータ回路３０１から３０９は電圧制御発振器
を構成している。この電圧制御発振器の制御電圧３０，
３１を図１の回路の遅延時間制御電圧３０，３１として
供給する。

【００５０】図３の回路の動作を説明する。電圧制御発
振器３０１から３０９の発振出力信号５１をインバータ
回路３１０で分周器３１１に伝える。３１０はバッファ
回路として働く。分周器３１１で分周された信号５３と
基準クロック信号４０を位相比較器３１２で比較する。
５３の周波数が基準クロック信号４０の周波数より高い
場合には、図３の回路は、電圧制御発振器の発振周波数
を下げるよう制御電圧３０の電位を高く、また、３１の
電位を低くするよう働く。５３の周波数が基準クロック
信号４０の周波数より低い場合には、図３の回路は、電
圧制御発振器の発振周波数を上げるよう制御電圧３０の
電位を低くし、３１の電位を高くするように働く。つま
り、５３の周波数は基準クロック信号４０の周波数に等
しくなる。分周器３１１を置くことで５３の周波数を下
げることができるので、外部から加える基準クロック信
号４０の周波数も低くでき、ノイズ，消費電力等の高周
波動作の問題を緩和できる。

【００５１】また、図３でチャージポンプおよびループ
フィルタとして示した３１３は、位相比較器３１２の出
力から制御電圧３０，３１を作るための回路として働
く。

【００５２】図３では電圧制御発振器３０１から３０９
は、図１の回路の遅延回路３００と同様なインバータ回
路９段で構成しており、図１の遅延回路３００のインバ
ータ回路の段数４段の約２倍となっている。電圧制御発
振器３０１から３０９の発振周期はインバータ回路１８
段分の遅延時間となる。また３０１から３０９は、図１
の遅延回路３００と同様のインバータ回路なので、電圧
制御発振器３０１から３０９の発振周期は図１の遅延回
路３００の遅延時間の約４倍となる。仮に、分周器３１
１は５２の周波数の１／２の周波数の信号を５３に出力
するとすると、図１の遅延回路３００の遅延時間すなわ
ち図１の回路の出力信号２０のパルス幅は基準クロック
信号４０の周期の約１／８となる。つまり、図１の回路
の出力信号２０の所望のパルス幅の８倍の周期の基準ク
ロック信号４０を加えることで図１の回路の出力２０の
パルス幅を一定に制御することが可能となる。

【００５３】以上の説明では、分周器３１１を１／２分
周器として説明したが、１／２分周器に限らず、電圧制
御発振器のインバータ回路段数も上記の考え方で任意に
設計できる。

【００５４】図３の回路の特徴は、ＰＬＬ回路により５
３の周波数を基準クロック信号４０の周波数に一致さ
せ、図１の回路の遅延回路３００とＰＬＬ回路の電圧制
御発振器３０１から３０９を同様なインバータ回路で構
成し、ＰＬＬ回路の電圧制御発振器の制御電圧３０，３
１を、図１の回路の遅延回路３００の制御電圧として用
いることで、電圧制御発振器３０１から３０９と図１の
回路の遅延回路３００の段数の関係と基準クロック信号
４０の周期から遅延回路３００の遅延時間を容易に設計
できるようにした点にある。

【００５５】図４に図３の回路の位相比較器３１２およ
びチャージポンプ，ループフィルタ回路３１３の一例を
示す。

【００５６】図４の回路の動作を説明する。位相比較器
３１２自体は一般的な回路なので詳細な説明は省略し、
３１２の動作の要点を簡単に説明する。分周器３１１の
出力５３の位相が基準クロック信号４０の位相より進ん
でいるときには５５に“Ｌ”のパルスが出力され、５３
の位相が基準クロック信号４０の位相より遅れていると
きには５４に“Ｌ”のパルスが出力される。５５の信号
はインバータ回路323により反転されるので、５３の位
相が４０の位相より遅れているときにはPMOS 214が導通
し、５３の位相が４０の位相より進んでいるときにはNM
OS 113が導通する。つまり、５３の位相が４０の位相よ
り遅れているときには５７の電位は高くなり、５３の位
相が４０の位相より進んでいるときには５７の電位は低
くなる。抵抗４００，４０１，容量５００は５７の電位
を平滑化するためのフィルタとして働く。

【００５７】この５７の電位をPMOS 215，２４４，NMOS
114，１２３で構成されるカレントミラー回路で制御電
圧３０，３１に伝える。５３の位相が４０の位相より遅
れているときには５７の電位は高くなり、３０の電位は
低く、３１の電位は高くなる。これにより、図３の電圧
制御発振器３０１から３０９の発振周波数は高くなり、
図１の遅延回路３００の遅延時間は小さくなる。５３の
位相が４０の位相より進んでいるときには５７の電位は
低くなり、３０の電位は高く、３１の電位は低くなる。
つまり、図３の電圧制御発振器３０１から３０９の発振
周波数は低くなり、図１の遅延回路３００の遅延時間は
大きくなる。定常状態では、５３の位相と４０の位相が
一致する。

【００５８】図５に図３の回路の分周器３１１の一例を
示す。

【００５９】図５の回路は５２の１／２の周波数を５３
に出力する１／２分周器として働く。図５の回路は、イ
ンバータ回路３２８，クロックトインバータ回路２１
６，２１７，１１５，１１６、インバータ回路３２９，
３３０，クロックトインバータ回路２２０，２２１，１
１９，１２０，インバータ回路３３１，３３２の７段の
ゲート回路をリング状に接続したリング発振器として動
作し、その発振周波数はクロックトインバータ回路の制
御クロック信号６０，６１で制御される。図５の回路
は、後で述べる図１７の回路と類似の回路なので、詳細
な動作は図１７で説明することとし、ここでは要点だけ
を述べる。５２に、図３の電圧制御発振器の発振出力を
加えると、６０，６１にそれぞれ５２と同相，逆相の信
号が得られる。６４，６４の信号を反転した５３の信号
は、６０，６１の信号の１サイクルの変化、すなわち、
５２の１サイクルの変化に対して１回の割合で変化し、
６０，６１の周波数すなわち５２の周波数の１／２の周
波数を、５３に出力する１／２分周器として働く。

【００６０】図６は本発明の図１，図３，図４，図５の
回路の効果を示す図で、これらの回路を組み合わせた場
合の図１の出力信号２０のパルス幅と電源電圧変動，温
度変動，製造ばらつきの関係を従来回路と比較した一例
を示している。電源電圧が２.０Ｖから３.０Ｖ、温度が
０℃から１００℃、製造ばらつきの例としてＭＯＳトラ
ンジスタのドレイン電流が標準値に対して±１０％変動
した場合、図より分かるように出力信号２０のパルス幅
は、従来回路で最大値約１.３７ns 、最小値約０.８６n
s、変動幅０.５１nsに対して、本発明の回路では最大値
約１.３４ns、最小値約１.１３ns、変動幅０.２１nsと
なり変動幅が大幅に減少している。また、従来回路、本
発明の回路とも出力２０のパルス幅の最大値が約１.４n
s であることから、最小サイクル時間はほぼ等しいが、
出力２０のパルス幅の最小値は、本発明の回路は従来回
路の１.３１倍となっており、すなわち図１で説明した
ように動作マージンが改善されていることが分かる。

【００６１】図７に本発明のパルス幅を一定に制御でき
るセルフリセット回路を用いたメモリ回路のブロック図
を示す（図中セルフリセット回路と表示した部分にセル
フリセット回路を用いる）。

【００６２】図１で示したセルフリセット回路を、図７
のようにデコード回路７０１，703，アドレスバッファ
回路７０４に用いることで、セルフリセット回路により
アクセス時間の高速化を実現でき、また、セルフリセッ
ト回路の信号のパルス幅を一定に制御できるので安定な
動作が実現できる。セルフリセット回路をデコード回
路，アドレスバッファ回路に用いるので、デコード回路
の信号（例えば図１０の入力信号１０，アドレスバッフ
ァ回路の出力信号８２），ワード線（図１１の８７），
列選択線（図１１の２５）の信号等は、パルス信号とな
るが、信号がパルスとなること、およびセルフリセット
回路の信号のパルス幅を一定に制御するための回路を除
いては通常のスタティックなメモリ回路と同様に設計で
きる。

【００６３】図７のクロック信号４０は、アドレス信号
を取り込むタイミングを決めて同期動作させるための基
準クロック信号を表わしている。図７の回路ではクロッ
ク信号４０から、アドレス信号８０をアドレスバッファ
に取り込むタイミングを決めるための内部クロック信号
８１を発生するだけではなく、セルフリセット回路の遅
延回路の遅延を制御する電圧３０，３１を発生する例を
示している。

【００６４】図７のセルフリセット回路をデコード回路
に用いるメモリの特徴は、クロック信号４０によりアド
レス信号を取り込むタイミングを決めるだけでなく、Ｐ
ＬＬ回路を搭載することによりクロック信号４０とＰＬ
Ｌ回路から、セルフリセット回路の遅延回路の遅延を制
御する電圧３０，３１も発生した点にある。

【００６５】図８は本発明の図７のメモリの内部クロッ
ク信号８１の発生回路７０５の一例を、図９はその動作
波形を示している。

【００６６】図８の回路では、高速化のためにPMOS 232
のゲート幅はNMOS 153のゲート幅より十分小さく、例え
ばゲート幅比を１：１０に設計する。また、６２０，６
２１，６２２は６１８と同じ３０，３１の電圧で遅延時
間を制御されるインバータ回路を示し、図１の遅延回路
３００と同様に働く。図７に示したように内部クロック
信号８１でアドレス信号８０を取り込むアドレスバッフ
ァ回路７０４をセルフリセット回路とするために以下の
工夫がなされている。アドレスバッファ回路７０４にセ
ルフリセット回路を使うために、外部のクロック信号４
０から、メモリの動作周波数（外部の基準クロック信号
４０の周波数）によらない幅の狭い内部クロック信号８
１を発生する（何故なら、例えば、図１の回路を例に説
明すると、入力信号１０は、リセットパルス５０が
“Ｈ”から“Ｌ”に変化する時刻には“Ｈ”から“Ｌ”
に変化していなければならず、このリセットパルス５０
が“Ｈ”から“Ｌ”に変化する時刻は、外部クロック信
号４０の周期とは独立に遅延回路３００によって決めら
れるので、外部クロック信号４０の周波数によらないパ
ルス幅を持った信号が必要となるためである）。

【００６７】図８は、ＮＡＮＤ回路で外部クロック信号
４０と４０の逆相の遅延信号９０から内部クロック信号
８１を発生させる例を示している。また、図８の回路
は、外部クロック信号４０の立上りのタイミング（４０
が“Ｈ”から“Ｌ”に変化する時刻）でアドレス信号８
０をメモリに取り込むために、８１に“Ｌ”のパルスを
出力するよう働く。

【００６８】図９に沿って簡単に動作を説明する。４０
が“Ｌ”から“Ｈ”に変化すると、NMOS 153が導通し、
８１が“Ｌ”となる。４０が“Ｌ”から“Ｈ”に変化し
た時刻からインバータ回路６１９，６１８，６２０，６
２１，６２２の遅延時間経過すると遅延信号９０が
“Ｈ”から“Ｌ”に変化する。９０が“Ｌ”になるとPM
OS 233が導通するので、８１が“Ｈ”になる。ＮＡＮＤ
回路２３２，２３３，１５３，１５４の遅延時間とイン
バータ回路６１９の遅延時間がほぼ等しいとすると、内
部クロック信号８１のパルス幅は、ほぼ６１８，６２
０，６２１，622の遅延時間となる。この６１８，６２
０，６２１，６２２の遅延時間を図１の回路と同様に３
０，３１で一定に制御することで、内部クロック信号８
１のパルス幅を一定とできる。

【００６９】図８の回路の特徴は、ＮＡＮＤ回路で外部
クロック信号４０と４０の逆相の遅延信号９０から４０
の周波数によらない幅の狭い内部クロック信号８１を発
生し、さらに８１のパルス幅を３０，３１で一定に制御
した点にある。図８では、外部クロック信号４０の立上
り時に出力にパルスを発生させる例を説明したが、外部
クロック信号４０の立下がり時に出力にパルスを発生さ
せる回路も同様の考え方で容易に構成できる。

【００７０】図１０は本発明の図７のメモリのアドレス
バッファ回路の一例を示している。

【００７１】図８の回路では、外部のクロック信号４０
の立上り時に出力にパルスを発生させるために、ＰＭＯ
Ｓ２３２のゲート幅をNMOS 153のゲート幅より小さく
設計したが、図１０のアドレスバッファ回路では、PMOS
234，NMOS 155で構成されるインバータは内部クロック
信号８１の立ち下がりのタイミングで８６に“Ｌ”から
“Ｈ”さらに“Ｌ”へと変化するパルスを出力する。こ
のため、インバータ２３４，１５５の高速化のためにPM
OS 234のゲート幅をNMOS 155のゲート幅より十分大きく
設計する。同様に、ＮＡＮＤ回路２３５，２３６，１５
７，１５８は、インバータ６０６の出力が“Ｈ”の場合
に、８６の立上りのタイミングで、８２に“Ｈ”から
“Ｌ”さらに“Ｈ”へと変化するパルスを出力するの
で、PMOS 235，２３６のゲート幅を小さく、NMOS 157，
１５８のゲート幅を大きく設計する。６０４、６０５は
図１の３００と同様の３０、３１の電圧で遅延時間を制
御される遅延回路を、６０８は６０７と同様のインバー
タ回路を示す。

【００７２】図１０の回路の動作を簡単に述べる。外部
クロック信号４０が“Ｌ”から“Ｈ”に変化する以前に
アドレス信号８０を確定させる（“Ｈ”あるいは“Ｌ”
に定める）。外部クロック４０が“Ｌ”から“Ｈ”に変
化すると、内部クロック８１が“Ｈ”から“Ｌ”に、８
６が“Ｌ”から“Ｈ”に変化する。８０が“Ｌ”なら
ば、８２が“Ｌ”に変化する。８６が“Ｌ”から“Ｈ”
に変化した時刻から遅延回路６０４の遅延時間経過する
と９１が“Ｌ”から“Ｈ”に変化し、NMOS 156が導通す
る。図８の回路で、８１のパルス幅はインバータ回路４
段618，６２０，６２１，６２２の遅延時間程度に制限
されているので、NMOS 156が導通する時刻には、８１は
“Ｌ”から“Ｈ”に変化しており、PMOS 234は非導通と
なっている。PMOS 234が非導通、NMOS 156が導通となる
ので、８６は“Ｈ”から“Ｌ”に戻る。

【００７３】また、８２が“Ｌ”に変化した時刻から、
遅延回路６０５の遅延時間が経過すると９２が“Ｌ”に
変化し８２が“Ｈ”に充電(リセット)される。ＮＡＮＤ
回路２３５，２３６，１５７，１５８にアドレス信号８
０の反転信号を加える図１０の回路と、ＮＡＮＤ回路に
アドレス８０の非反転信号を加える回路を用意すること
で、アドレス信号８０および８０の反転信号に対応する
相補なパルス信号が得られる。このパルス信号（８２と
その相補な信号）を、行，列デコーダ７０３，７０１
（図７）によりデコードすることで、アドレス信号のデ
コードが可能となる。遅延回路６０４，６０５の遅延時
間を３０，３１の電圧で制御することで、図１の回路と
同様の効果が得られる。

【００７４】図１０の回路の出力信号１０（８２の反転
信号）を、図１の回路でデコードすることで、信号２３
が得られ、２３を図１１の回路でデコードすることでワ
ード線を選択する。図１０の回路の特徴は、ＮＡＮＤ回
路で内部クロック８１とアドレス信号の論理を作った点
にあるが、図１０，図１のデコード回路，アドレスバッ
ファ回路の考え方は、任意のＣＭＯＳ回路の論理構成に
適用できること、デコード回路の論理の構成は実施例の
構成に限らない。

【００７５】図１１は本発明の図７のメモリのセンス回
路，デコード回路、メモリセルアレイの一部の例、図１
２はセンス回路の一例を示している。

【００７６】図１１および図１２の回路の動作を説明す
る。図１０のアドレスバッファ回路の出力信号１０（８
２の反転信号）を、図１の回路でデコードし、その出力
信号２３および２４をＮＡＮＤ回路６０９でデコードす
る。さらに、６０９の出力信号をインバータ回路６１０
で反転することで、ワード線８７を選択する。６０９，
６１０を通常のＣＭＯＳ回路とした場合、レイアウト面
積を小さく抑えられる。６０９，６１０を図１の回路の
ようなセルフリセット回路とした場合は高速動作に適す
る。ワード線８７は、“Ｈ”のパルス（“Ｌ”から
“Ｈ”さらに“Ｌ”になるパルス）により選択される
が、列の選択は、列選択のためのPMOS238，２３９を選
択することで実現するので“Ｌ”のパルス（“Ｈ”から
“Ｌ”さらに“Ｈ”になるパルス）により選択される。
８７を“Ｈ”、列選択信号２５を“Ｌ”とすることで、
読み出されたメモリセル６１１の信号はビット線８８，
８９，PMOS 238，２３９，コモンデータ線３２，３３を
通って、１段目のセンスアンプ１５９，１６０，１６１
に伝わる。

【００７７】図１１の３４は１段目のセンスアンプの活
性化信号を示す。PMOS 270，２７１，２４０はセンスア
ンプ出力３５，３６のイコライズのための素子として働
く。１段目のセンスアンプ出力３５，３６の信号は２段
目のセンスアンプ６１２でさらに増幅され３７，３８に
伝達される。２段目のセンスアンプ出力３７，３８の信
号は、１６２，１６３，１６４，２４１，２４２で構成
されるラッチ型のセンスアンプでほぼ電源電圧まで増幅
され１４に出力される。３４と同様に、３９はラッチ型
のセンスアンプの活性化信号を示し、また、PMOS 243は
イコライズのための素子として働く。

【００７８】PMOS 244，２４５，NMOS 165，１６６，イ
ンバータ回路６１３，６１４はラッチ型センスアンプ出
力１４の信号をラッチしデータ出力端子８５に出力する
ためのラッチ回路として働く。１２，１３は１４の信号
をラッチするタイミングを制御する信号を表わしてい
る。１２，１３をそれぞれ“Ｌ”，“Ｈ”とすること
で、１４の信号を６１３，６１４に伝達でき、１２,１
３をそれぞれ“Ｈ”,“Ｌ”とすることで、１４の信号
を記憶できる。

【００７９】図１３は、本発明のメモリのセンス回路
（図１１）の活性化信号３４の発生回路の一例を示して
いる。６１６，６１７は図１の遅延回路３００と同じ構
成の遅延回路を表わしている。

【００８０】図１１の回路では、３４を“Ｈ”として１
段目のセンスアンプ１５９，１６０，１６１を活性化す
るタイミングは、８７が“Ｈ”、列選択信号２５が
“Ｌ”となった後、メモリセル６１１の信号が、ビット
線８８，８９，列選択PMOS 238，２３９，コモンデータ
線３２，３３を通って、１段目のセンスアンプ１５９，
１６０に伝わった後でなければならない。

【００８１】図１３の回路はこの３４のタイミングを安
定に発生するために以下の工夫がなされている。

【００８２】センスアンプの活性化信号３４を“Ｌ”か
ら“Ｈ”に変化させるタイミングは必ず、列選択信号２
５が“Ｌ”となった後でなければならないので、２５が
“Ｌ”となったことを検出して、３４を“Ｈ”に立ち上
げる。図１３の回路では２５が“Ｌ”となると、２８が
“Ｈ”に変化し、６１６の遅延時間経過した後９３が
“Ｈ”となり、２８が“Ｌ”にもどる。２８が“Ｈ”に
変化することで、９５が“Ｌ”となり、活性化信号３４
が“Ｈ”となる。NMOS 168のゲート幅はPMOS 249のゲー
ト幅に比べ十分小さく設定されることは、図１０の回路
と同じである。３４が“Ｈ”となった後、６１７の遅延
時間経過すると９４が“Ｈ”に変化し、３４が“Ｌ”に
もどる。ところで、コモンデータ線３２，３３はいくつ
かの列で共有され、コモンデータ線３２，３３につなが
るビット線対は８８，８９だけではない。このため、３
２，３３につながるビット線対の中のどの一つが選ばれ
ても３４に“Ｈ”のパルスが出力されるよう、３２，３
３につながるビット線対の列選択信号全てのＮＡＮＤ論
理信号を２８に作る。

【００８３】図１３の２６，２７は、３２，３３に接続
されている８８、８９以外のビット線対の選択信号を表
わしている。抵抗４０６は、待機時に２８に“Ｌ”の電
位を与えるための素子として働く。コモンデータ線３
２，３３につながるビット線対数が大きくなると、ＮＡ
ＮＤ論理を作らなけらばならない列選択信号数も大きく
なるが、図１３のＮＡＮＤ回路２４６，２４７，２４
８，４０６のようにNAND回路をセルフリセット回路とす
ることで、入力数が増加しても高速な動作が実現でき
る。遅延回路６１７の遅延時間を３０，３１で一定に制
御することで、センスアンプの活性化時間を一定にでき
るので、動作マージンが大きくなることは図１の回路と
同じである。

【００８４】図１３の回路の特徴は、高速動作が可能な
セルフリセットＮＡＮＤ回路で列選択信号からセンスア
ンプの活性化のタイミングを発生することで、必ず列選
択信号が選択状態となった後にセンスアンプが活性化さ
れる特性を実現したこと、セルフリセット回路の信号パ
ルス幅を３０，３１で一定に制御し動作マージンを拡大
したことにある。図１３では３４の発生回路を例として
示したが、同様の考え方で３９，１２，１３，センスア
ンプ６１２の活性化のタイミングを発生できる。

【００８５】図１４に本発明の制御電圧３０，３１の発
生回路の他の一実施例を示す。図３の回路では制御電圧
をＰＬＬ回路で発生したが、図１４の回路では、電圧制
御遅延回路と位相比較器３１２およびチャージポンプ，
ループフィルタ回路３１３で制御電圧を発生する。

【００８６】図１４の回路の動作を説明する。３３５か
ら３４４は、図３の回路３０１から３０９と同じ電圧で
遅延時間を制御できるインバータ回路を示し、３３５か
ら３４４は電圧制御遅延回路を構成している。図１４の
回路では、図３の回路の動作と同様に位相比較器３１
２，チャージポンプ，ループフィルタ回路３１３により
基準クロック信号４１と５３の周波数，位相が一致する
ように制御電圧３０，３１が決まる。これにより、３３
５から３４４の遅延時間は電源電圧，温度，製造ばらつ
きによらず一定となり、図１の遅延回路３００の遅延時
間も一定となる。

【００８７】図１４の例では電圧制御遅延回路３３５か
ら３４４の段数が１０段で偶数なので、５３には３３５
から３４４の遅延時間遅れた４１と同相の信号が伝わ
る。つまり４１と５３の周波数，位相が一致するために
は、３３５から３４４の遅延時間が基準クロック４１の
サイクル時間とならなければならない。すなわち、335
から３４４の段数と図１の遅延回路３００の回路段数お
よび基準クロック信号４１のサイクル時間から遅延回路
３００の遅延時間を設計することが可能となる。

【００８８】図１４では電圧制御遅延回路の段数が偶数
の例を示したが、奇数段の電圧制御遅延回路で図１４と
同様の回路を構成でき、５３の位相が４１の位相と逆に
なることを除いて、同様の考え方で遅延回路３００の遅
延時間を設計できる。

【００８９】図１４の回路の図３の回路との違いは、図
３の回路では位相比較器３１２の入力５３を電圧制御発
振器の出力を分周した信号としたのに対して、図１４の
回路では電圧制御遅延回路の出力とし、より簡単な構成
で３０，３１の電位を発生した点にある。

【００９０】図１５に本発明の制御電圧３０，３１の発
生回路の他の一実施例を示す。図３，図１４の回路では
遅延回路あるいは発振回路の出力の位相を基準クロック
信号の位相に一致させることで、遅延回路３００の遅延
時間が一定となる制御電圧を発生したが、図１５の回路
では、差動増幅器３３４を用いて電源電圧に比例したド
レイン電流が流れるようＭＯＳトランジスタのゲート電
位を制御することで制御電圧を発生する。

【００９１】図１５の回路の動作を説明する。抵抗４０
２，４０３は電源電圧Ｖccを抵抗で分割している。仮に
抵抗４０２，４０３，４０４の抵抗値が等しいとして説
明すると、５８の電位はＶcc／２となる。差動増幅器３
３４により抵抗４０４の電圧降下がＶcc／２に等しくな
るようにNMOS 124のゲート電圧が定まる。つまり、NMOS
124のドレイン電流は電源電圧Ｖccに比例する。この１
２４のゲート電圧を制御電圧３１として供給する。電圧
３０はPMOS 225，NMOS 125のカレントミラーで発生す
る。これにより電圧３０をＰＭＯＳのゲートに加えた場
合、そのPMOSのドレイン電流もＶccに比例する。ところ
で、ＣＭＯＳ回路の遅延時間tpd は一般に、tpd＝Ｖcc
×Ｃ_L／Ｉ_DSで表わされるので、（Ｃ_Lは負荷容量、Ｉ
_DSはドレイン電流を表わす。）ドレイン電流が電源電圧
に比例すると遅延時間tpd は電源電圧に依存しなくな
る。制御電圧３０，３１をゲートに加えた図１の遅延回
路３００のＭＯＳのドレイン電流はＶccに比例するの
で、遅延回路３００の遅延時間はＶccによって変動しな
くなる。また抵抗４０２，４０３，４０４の抵抗値の温
度依存性を、例えば、不純物濃度の高い抵抗層を用いる
などして、ＭＯＳのドレイン電流の温度依存性より小さ
くすることで、遅延回路３００のＭＯＳのドレイン電流
の温度変動も改善することができ、遅延回路３００の遅
延時間の温度による変動を小さくできる。

【００９２】図１５の回路の特徴は、差動増幅器３３４
と抵抗４０２，４０３，４０４，NMOS 124により電源電
圧Ｖccに比例したドレイン電流が遅延回路３００のイン
バータに流れるよう制御電圧３０，３１を発生し、３０
０の遅延時間の電源電圧変動，温度変動を小さくしたこ
とにある。

【００９３】図１６に本発明のパルス幅を一定に制御で
きるセルフリセット回路を内部クロック発生回路に適用
した他の実施例を示す。

【００９４】図８の回路では、単純なＮＡＮＤ回路で内
部クロック信号８１を発生する回路を示したが、８１の
立ち下がりのタイミング（アドレス信号の取り込みのタ
イミング）は外部クロック信号４０の立上りのタイミン
グよりゲート１段分遅れる。８１の負荷容量が大きく、
その遅れが大きいときは、図１６の回路で、８１の立ち
下がりのタイミングを外部クロック信号４０の立ち下が
りのタイミングに一致させることが可能である（図８の
回路は、外部クロック信号４０の立上りのタイミング
で、アドレス信号８０を取り込む回路として働くが、図
１６の回路は外部クロック信号４０の立ち下がりのタイ
ミングで、アドレス信号８０を取り込む回路として働
く）。

【００９５】図１６の内部クロック信号８１の発生回路
の動作を説明する。図１６の７０７から７１０は電圧で
遅延時間を制御できるインバータ回路として働き、４
２，４３はその遅延時間の制御電圧を表わしている。外
部クロック４０は７０７に加えられ、７０７から７１０
の遅延時間遅れて４４に伝えられる。PMOS 254，255，N
MOS 174，１７５は図８の回路と同様のＮＡＮＤ回路と
して働き、インバータ７１５から７１９で反転された４
４の遅延信号と４４のＮＡＮＤ論理を作っている。これ
により、外部クロック４０の周波数によらない幅の狭い
パルスを得る。インバータ２５６，１７６とインバータ
２５７，１７８は、ＮＡＮＤ回路２５４，２５５，１７
４，１７５の出力をバッファするバッファ回路として働
く。254，１７６，２５７のゲート幅は小さく設計され
ることは他の実施例の説明で述べた通りである。７１４
は図１の３００と同じ構成の遅延回路を表わしている。
３０，３１により遅延時間を制御した遅延回路７１４に
より、内部クロック８１のパルス幅はほぼ一定となる。
内部クロック８１と外部のクロック４０を分周器７１１
で分周し（４５，４６）、位相比較器７１２で比較（４
７，４８）し、チャージポンプおよびループフィルタ回
路７１３で電圧制御遅延回路（７０７から７１０）の制
御電位４２，４３を発生する。図１４，図３の回路と同
様に、４０と８１の位相が一致するように４２，４３の
電位が定まる。位相比較器７１２，チャージポンプおよ
びループフィルタ回路７１３は、図４の回路と同じ働き
をする回路であればよい。

【００９６】低電力化のために以下の工夫がなされてい
る。パルス幅をゲート回路（インバータ回路）４段分に
制限するＮＡＮＤ回路２５４，２５５，１７４，１７５
をバッファ回路２５６，１７６，２５７，１７８の前段
に置くことで、１７４，175のゲート幅は１７８のゲー
ト幅より小さく、例えば１／１０程度に設計できる。つ
まり、１７５のゲート容量は１７８のゲート容量より小
さく、１７８に直列にＮＭＯＳを接続して８１のパルス
幅を制限する場合に比べＮＭＯＳのゲート容量の充放電
電力が小さい。このため、１７８に直列にＮＭＯＳを接
続して８１のパルス幅を制限する場合に比べ、低電力化
が達成される。

【００９７】図１６の回路の特徴は、分周器７１１，位
相比較器７１２，チャージポンプおよびループフィルタ
回路７１３，電圧制御遅延回路（７０７から７１０）で
４０と８１の位相を一致させたこと、低電力化のため
に、電圧制御遅延回路（７０７から７１０）の出力４４
の信号のパルス幅をＮＡＮＤ回路２５４,２５５,１７
４，１７５でゲート回路（インバータ回路）４段分に制
限した後、バッファ回路２５６，１７６，２５７，１７
８で８１を発生したこと、８１のパルス幅を制御電圧３
０，３１で一定に制御したことである。図１６には、４
０を電圧制御遅延回路（７０７から７１０）に加える例
を示したが、図３のように電圧制御遅延回路を電圧制御
発振器に置き換えても同様の動作が得られる。

【００９８】図１７に図１６の回路の分周器７１１の一
例を、図１８に動作波形を示す。図１７の回路は、図５
の回路と同様に１／２分周器として働く。図１７の回路
も、クロックトインバータ３５０，インバータ３５１，
３５２，クロックトインバータ３５４，インバータ３５
６，３５７，３５８の７段のリング発振器として動作
し、その発振周波数はクロックトインバータの制御クロ
ック信号４０，３で制御される。

【００９９】図１８に沿って、図１７の回路の動作を説
明する。インバータ３４９に外部クロック４０を加える
ことで、３に４０と逆相の信号が得られる。また、イン
バータ３６４に内部クロック８１を加えることで、４に
８１と逆相の信号が得られる。３５０，３５９は、４０
（／φ１、／は否定を表わす。）が“Ｌ”、３(φ１)が
“Ｈ”のときにはトランスペアレント（スルー，透明な
状態，入力信号に応答して出力信号が変化する状態を、
以下トランスペアレントと表現する。）の状態，４０
（／φ１）が“Ｈ”、３（φ１）が“Ｌ”のときはオペ
イク（不透明，データ保持の状態，出力信号の電位が入
力信号に影響されない状態を、以下オペイクと表現す
る。）の状態となるクロックトインバータを表わしてい
る。３５３，３５４は、４０（／φ１）が“Ｈ”、３
（φ１）が“Ｌ”のときにはトランスペアレントの状
態、４０（／φ１）が“Ｌ”、３（φ１）が“Ｈ”のと
きにはオペイクの状態となるクロックトインバータを表
わしている。同様に、３６０は、８１（／φ２）が
“Ｌ”、４（φ２）が“Ｈ”のときにはトランスペアレ
ントの状態、８１（／φ２）が“Ｈ”、４（φ２）が
“Ｌ”のときはオペイクの状態となるクロックトインバ
ータを、３６３は、８１（／φ２）が“Ｈ”、４（φ
２）が“Ｌ”のときはトランスペアレントの状態、８１
(／φ２)が“Ｌ”、４(φ２)が“Ｈ”のときにはオペイ
クの状態となるクロックトインバータを表わしている。

【０１００】最初の状態では、５が“Ｈ”、６が“Ｈ”
だとして説明する。５が“Ｈ”、６が“Ｈ”なので、イ
ンバータ３５１の入力は“Ｈ”、インバータ３５６の入
力は“Ｌ”の状態にある。この状態から４０が“Ｌ”、
３が“Ｈ”となると、クロックトインバータ３５０がト
ランスペアレントになるので、３５０の出力が“Ｌ”に
なり、６も“Ｌ”に変化する。４５には６と同じ信号が
得られるので、４５も“Ｌ”となる。このときクロック
トインバータ３５４はオペイクの状態なので、インバー
タ３５６の入力は“Ｌ”の状態から変化せず、５も
“Ｈ”を保つ。次に４０が“Ｈ”、３が“Ｌ”となる
と、クロックトインバータ３５４がトランスペアレン
ト、クロックトインバータ３５０がオペイクの状態とな
るので、クロックトインバータ３５４の出力（インバー
タ３５６の入力）は“Ｌ”から“Ｈ”に変化し、５も
“Ｈ”から“Ｌ”に変化する。５が“Ｌ”になること
で、次に４０が“Ｌ”、３が“Ｈ”となると、クロック
トインバータ３５０の出力および６は“Ｌ”から“Ｈ”
に変化する。この動作を繰返し、６，４５の電位は４
０，３の１サイクルの変化に対して１回の割合で変化す
る。結局、４０の１／２の周波数を４５に出力する１／
２分周器として働く。

【０１０１】クロックトインバータ３６０は、８１が
“Ｌ”、４が“Ｈ”のとき５の信号を４６に伝達し、図
１６で明らかなように８１と４０の周波数は等しいの
で、４６にも、８１と４０の周波数の１／２の周波数の
出力が得られる。４５が変化する時刻は、４０が“Ｈ”
から“Ｌ”に変化する時刻となるのに対して、４６が変
化する時刻は、８１が“Ｈ”から“Ｌ”に変化する時刻
となるので、４５，４６の位相を比較することで、４０
と８１の位相を比較することができる。

【０１０２】図１７の特徴は、図５の分周器に簡単な付
加回路（ラッチ回路３６０，３６１，３６３）を加える
ことで外部クロック信号４０および内部クロック信号８
１を同時に分周する回路を実現している点にある。

【０１０３】図１９に本発明のパルス幅を一定に制御で
きるセルフリセット回路の他の一実施例を示す。

【０１０４】図１の３００では、制御電位３０，３１を
ゲート電極に加えたＭＯＳトランジスタをインバータ回
路に直列に接続する遅延回路の例を示したが、図１９の
ようにインバータ回路２０３，１０１の出力に制御電位
３０，３１をゲート電極に加えたＭＯＳトランジスタ２
０２，１０２を接続しトランスファゲートとして用いた
遅延回路（７２１から７２４）とすることも可能であ
る。この場合ＰＬＬ回路の電圧制御発振器も同様の回路
とすることが望ましい。

【０１０５】

【発明の効果】本発明によれば、セルフリセット回路の
リセットパルスを発生する遅延回路の遅延時間を一定に
制御することで、セルフリセット回路の信号のパルス幅
を一定に制御でき、動作マージンの大きい高速ＣＭＯＳ
回路が実現できる。信号の最大パルス幅を一定とした条
件で比較したとき、信号の最小パルス幅を従来回路に対
し約３０％大きくできる。リセットパルスを発生する遅
延回路の遅延時間を一定に制御するだけなのでセルフリ
セット回路の高速性を損なうことはない。

【０１０６】また、セルフリセット回路のリセットパル
スを発生する遅延回路を、直列接続したＭＯＳを含むＣ
ＭＯＳゲート回路で構成し、直列接続したＭＯＳの一方
のゲート電位を制御することにより遅延を制御するの
で、簡単な回路構成で遅延時間を制御することができ
る。また、遅延時間の制御端子には容量性の負荷しか接
続されないので、制御信号の発生回路に大きな電流駆動
能力が要求されず制御精度の向上が容易となる。

【０１０７】さらに、セルフリセット回路の遅延回路と
ＰＬＬ回路の電圧制御発振器を同様の回路で構成し、遅
延時間の制御電位をＰＬＬ回路の電圧制御発振器の制御
電圧とすることで、基準クロックの周期およびセルフリ
セット回路の遅延回路とPLL回路の電圧制御発振器の段
数の関係から容易に設計することができる。

【０１０８】本発明のメモリ回路によれば、デコード時
間が短縮されるので高速アクセスが可能となる。また、
デコード回路の信号スキュー動作マージンが大きいの
で、高速サイクルでの動作が可能となる。アドレス信号
をメモリに取り込むタイミングを決めるクロック信号で
セルフリセット回路の遅延回路の遅延時間を制御できる
ので、セルフリセット回路の遅延回路の遅延時間を制御
するための特別なクロック信号を加える必要がなくな
る。

【０１０９】本発明のメモリの外部クロック信号と内部
クロック信号の同期回路によれば、外部クロック信号と
内部クロック信号の位相を一致させることができ、また
内部クロック信号の発生回路での消費電力を低減でき
る。

【０１１０】また、外部クロック信号と内部クロック信
号の同期回路の本発明の分周器によれば、簡単な回路
で、外部クロック信号と内部クロック信号を同時に分周
することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示すセルフリセット回路図。

【図２】図１の回路の動作波形図。

【図３】本発明の遅延時間制御電圧発生回路図。

【図４】図３の位相比較器，ループフィルタ回路図。

【図５】図３の分周器回路図。

【図６】本発明の効果を示す説明図。

【図７】本発明の実施例を示すメモリのブロック図。

【図８】本発明の実施例を示すメモリの内部クロック発
生回路図。

【図９】図８の回路の動作波形図。

【図１０】本発明の実施例を示すメモリのアドレスバッ
ファ回路図。

【図１１】本発明の回路に好適なセンス回路図。

【図１２】本発明の回路に好適なセンス回路図。

【図１３】本発明の実施例を示すメモリのセンスアンプ
活性化信号発生回路図。

【図１４】本発明の遅延時間制御電圧発生回路の他の実
施例を示す説明図。

【図１５】本発明の遅延時間制御電圧発生回路の他の実
施例を示す説明図。

【図１６】本発明の実施例を示すメモリの内部クロック
発生回路図。

【図１７】図１６の分周器回路の一例を示す説明図。

【図１８】図１７の回路の動作波形図。

【図１９】本発明の実施例を示すセルフリセット回路
図。

【符号の説明】

１０，１１，２１…信号入力、２０，２２，２３，２４
…信号出力、３０，３１…遅延時間制御電圧、５０…遅
延信号、１００番台…ＮＭＯＳトランジスタ、２００番
台…ＰＭＯＳトランジスタ、３００…遅延回路、４００
番台…抵抗、６００，６０２…低レベルのパルスを出力
するセルフリセットインバータ回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｌ 7/06 Ａ

Claims

【特許請求の範囲】

【請求項１】ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタからなり、ゲート電極に第１の入力信号が加えられ
る第１のＣＭＯＳ回路の第１の出力に、第１のＭＯＳト
ランジスタのドレイン電極を接続し、上記第１のＭＯＳ
トランジスタのソース電極は第１の電源に接続し、第１
のＭＯＳトランジスタのゲート電極に第１の出力信号と
同相で、所定の時間遅れた信号を加える回路において、
上記第１のＭＯＳトランジスタのゲート信号は第１の出
力信号を入力に含む第１の遅延回路で発生され、上記第
１の遅延回路の遅延時間は第１の制御信号で制御され、
上記第１の制御信号は上記第１の遅延回路の遅延時間が
電源電圧変動，温度変動および製造ばらつきによらない
よう設定され、第１の制御信号発生回路で第１の制御信
号を発生することを特徴とする半導体集積回路。
【請求項２】請求項１において、上記第１の遅延回路
は、偶数段のＣＭＯＳゲート回路で構成され、上記第１
の遅延回路の遅延時間を一定とするために、上記偶数段
のCMOSゲート回路のうち１段のＣＭＯＳゲート回路は第
２のＭＯＳトランジスタと第３のＭＯＳトランジスタを
含み、上記第２のＭＯＳトランジスタと上記第３のMOS
トランジスタは直列に接続され、上記第２のＭＯＳトラ
ンジスタのゲート電極には第１の制御信号を加え、上記
第３のＭＯＳトランジスタのゲート電極には前段のＣＭ
ＯＳゲート回路の出力あるいは上記第１の出力信号を加
えた半導体集積回路。
【請求項３】請求項１または２において、上記第１の制
御信号発生回路は、位相比較器と低域通過フィルタおよ
び電圧制御発振器からなり、電圧制御発振器の出力の位
相と基準クロック信号の位相を比較し、上記電圧制御発
振器の出力の位相と基準クロック信号の位相を一致させ
るＰＬＬ回路として働き、上記電圧制御発振器の発振周
波数の制御電位を、上記第１の制御信号とする半導体集
積回路。