JPS60220386A - フレ−ムメモリアクセス方式 - Google Patents
フレ−ムメモリアクセス方式Info
- Publication number
- JPS60220386A JPS60220386A JP59076971A JP7697184A JPS60220386A JP S60220386 A JPS60220386 A JP S60220386A JP 59076971 A JP59076971 A JP 59076971A JP 7697184 A JP7697184 A JP 7697184A JP S60220386 A JPS60220386 A JP S60220386A
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- JP
- Japan
- Prior art keywords
- frame memory
- read
- cpu
- data bus
- during
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ラスタ走査型画像表示装置(CRT)を使
用して画像を表示させる画像処理装置において、フレー
ムメモリにアクセスを行う方式に関するものである。
用して画像を表示させる画像処理装置において、フレー
ムメモリにアクセスを行う方式に関するものである。
従来この種のフレームメモリアクセス方式としては、第
1図に示すものがあった。第1図は従来のフレームメモ
リアクセス方式を示す概略構成口である。図において、
1はアドレスバスを時分割アクセス方式にしたがって制
御するアドレスバス切り換え回路、2は、図示しない中
央演算処理装置(CPU)からのり−ト・2イト信号(
読み出し・書き込み信号)を時分割アクセス方式にした
がって制御し、かつデータバス切り換え回路3の制御も
行うリード・ライト信号制御回路、3はCPUのデータ
バスを時分割アクセス方式にしたがって制御するデータ
バス切り換え回路、4はフレームメモリである。
1図に示すものがあった。第1図は従来のフレームメモ
リアクセス方式を示す概略構成口である。図において、
1はアドレスバスを時分割アクセス方式にしたがって制
御するアドレスバス切り換え回路、2は、図示しない中
央演算処理装置(CPU)からのり−ト・2イト信号(
読み出し・書き込み信号)を時分割アクセス方式にした
がって制御し、かつデータバス切り換え回路3の制御も
行うリード・ライト信号制御回路、3はCPUのデータ
バスを時分割アクセス方式にしたがって制御するデータ
バス切り換え回路、4はフレームメモリである。
次に、上記第1図に示す従来のフレームメモリアクセス
方式の動作について説明する。アドレスバス切り換え回
路1は、CRT読み出し期間(Highレベル)、CP
Uアクセス期間(Lowレベル)の切り換え信号14に
より、CRTアドレス10とCPUアトVス11の切シ
換えの制御を行っておfi、CRT読み出し期間にはC
RTのアドレスバス15が出力され、CPUアクセス期
間にはCPUのアドレスバス15が出力される。この出
力されたアドレスバス15は、フレ、−ムメモリ4に入
力され、CRT読み出し期間にはCRTアドレス10に
より読み出され、CPUアクセス期間にはCPUアドレ
ス11によりアクセスされる。リード・ライト信号制御
回路2は、CPHのリード・ライトがCPUのアクセス
期間に行える様に、切シ換え信号】4によL CPUリ
ード・ライト信号12の制御を行う。リード・ライト信
号制御回路2から出力されたリード・ライト信号16は
、フレームメモリ4に入力し、CPUアクセス期間にリ
ード・ライトを行うと同時に、データバス切り換え回路
3にも入力し、リードする時には、データバス17から
データバス13に1 ライトする時には、データバス1
3からデータバス17にそれぞれ出力する様に切り換え
制御を行う。また、CRT読み出し期間にはデータバス
17にデータが読み出される。
方式の動作について説明する。アドレスバス切り換え回
路1は、CRT読み出し期間(Highレベル)、CP
Uアクセス期間(Lowレベル)の切り換え信号14に
より、CRTアドレス10とCPUアトVス11の切シ
換えの制御を行っておfi、CRT読み出し期間にはC
RTのアドレスバス15が出力され、CPUアクセス期
間にはCPUのアドレスバス15が出力される。この出
力されたアドレスバス15は、フレ、−ムメモリ4に入
力され、CRT読み出し期間にはCRTアドレス10に
より読み出され、CPUアクセス期間にはCPUアドレ
ス11によりアクセスされる。リード・ライト信号制御
回路2は、CPHのリード・ライトがCPUのアクセス
期間に行える様に、切シ換え信号】4によL CPUリ
ード・ライト信号12の制御を行う。リード・ライト信
号制御回路2から出力されたリード・ライト信号16は
、フレームメモリ4に入力し、CPUアクセス期間にリ
ード・ライトを行うと同時に、データバス切り換え回路
3にも入力し、リードする時には、データバス17から
データバス13に1 ライトする時には、データバス1
3からデータバス17にそれぞれ出力する様に切り換え
制御を行う。また、CRT読み出し期間にはデータバス
17にデータが読み出される。
従来のフレームメモリアクセス方式は以上の様に構成さ
れているので、図示しないCRTコントローラがフレー
ムメモリ4にアクセスする必要がない画像未表示期間に
も、CRTコントローラにアクセスの時間を与えること
になり、無駄々時間が存在するという欠点があった。
れているので、図示しないCRTコントローラがフレー
ムメモリ4にアクセスする必要がない画像未表示期間に
も、CRTコントローラにアクセスの時間を与えること
になり、無駄々時間が存在するという欠点があった。
この発明は、上記の様な従来のものの欠点を改善する目
的でなされたもので、CR’l’による画像未表示期間
には、フレームメモリとのアクセスをCPUKのみ許す
様にすることによシ、無駄な時間がなく、効率の良いフ
レームメモリアクセス方式を提供するものである。
的でなされたもので、CR’l’による画像未表示期間
には、フレームメモリとのアクセスをCPUKのみ許す
様にすることによシ、無駄な時間がなく、効率の良いフ
レームメモリアクセス方式を提供するものである。
以下、この発明の実施例を図について説明する。
第2図はこの発明の一実施例であるフレームメモリアク
セス方式を示す概略構成図で、第1図と同一部分は同一
符号を用いて表示してあり、その詳細な説明は省略する
。図において、5は、時分割アクセス方式にしたがって
制御されたアドレス。
セス方式を示す概略構成図で、第1図と同一部分は同一
符号を用いて表示してあり、その詳細な説明は省略する
。図において、5は、時分割アクセス方式にしたがって
制御されたアドレス。
リード・ライト、データの各信号と、CPUからの直接
のアドレス、リード・ライト、データの各信号との切9
換えを行う切シ換え器である。その他、アドレスバス切
り換え回路1.リード・ライト信号制御回路2.データ
バス切シ換え回路3゜フレームメモリ4は、第1図に示
すものと同様である。
のアドレス、リード・ライト、データの各信号との切9
換えを行う切シ換え器である。その他、アドレスバス切
り換え回路1.リード・ライト信号制御回路2.データ
バス切シ換え回路3゜フレームメモリ4は、第1図に示
すものと同様である。
次に、上記第2図に示すこの発明の一実施例であるフレ
ームメモリアクセス方式の動作について説明する。アド
レスバス切り換え回路1は、CRT読み出し期間(Hi
ghレベル)、CPUアクセス期間(Lowレベル)の
切り換え信号14により、CR’アドレスlOとCPU
アドレス11の切り換えの制御を行っており、CRT読
み出し期間にはCRTのアドレスバス15が出力され、
CPUアクセス期間にはCPUのアドレスバス15が出
力される。
ームメモリアクセス方式の動作について説明する。アド
レスバス切り換え回路1は、CRT読み出し期間(Hi
ghレベル)、CPUアクセス期間(Lowレベル)の
切り換え信号14により、CR’アドレスlOとCPU
アドレス11の切り換えの制御を行っており、CRT読
み出し期間にはCRTのアドレスバス15が出力され、
CPUアクセス期間にはCPUのアドレスバス15が出
力される。
この出力されたアドレスバス15はCPUアドレス11
と共に切シ換え器5に入力される。リード・ライト信号
制御回路2社、CPUのリード・ライトがCPUアクセ
ス期間に行える様に、切シ換え信号14によりCPUリ
ード・ライト信号12の制御を行う。リード・ライト信
号制御回路2から出力されたリード・ライト信号16は
、CPUリード・ライト信号12と共に切り換え器5に
入力される。また、リード・ライト信号16は、データ
バス切シ換え回路3にも入力し、リード時には、データ
バス17からデータバス13に、ライト時には、データ
バス13からデータバス17にそれぞれ出力する様に切
り換え制御を行う。そして、データバス17はデータバ
ス13と共に切り換え器5に人力される。この切り換え
器5は、画像表示/画像未表示信号21によって、入力
された信号の切シ換えを行っている。すなわち、切シ換
え器5は、画像表示期間には、アドレスバス15゜リー
ド・ライト信号16.データバス17に切シ換え、その
切ル換えられたアドレスバス18.リード・ライト信号
19.データバス20によって、上記した従来例のもの
と同様にフレームメモリ4にデータをアクセスし、画像
未表示期間には、cPUからの直接のCPUアドレス1
1.0PUリード・ライト信号12.データバス13に
切シ換え、その切シ換えられたアドレスバス18.リー
ド・ライト信号19.データバス20によって、CPU
から直接にフレームメモリ4にデータをアクセスしてい
る。また、画像表示期間中のCRT読み出し期間には、
データバス20にデータが読み出される。
と共に切シ換え器5に入力される。リード・ライト信号
制御回路2社、CPUのリード・ライトがCPUアクセ
ス期間に行える様に、切シ換え信号14によりCPUリ
ード・ライト信号12の制御を行う。リード・ライト信
号制御回路2から出力されたリード・ライト信号16は
、CPUリード・ライト信号12と共に切り換え器5に
入力される。また、リード・ライト信号16は、データ
バス切シ換え回路3にも入力し、リード時には、データ
バス17からデータバス13に、ライト時には、データ
バス13からデータバス17にそれぞれ出力する様に切
り換え制御を行う。そして、データバス17はデータバ
ス13と共に切り換え器5に人力される。この切り換え
器5は、画像表示/画像未表示信号21によって、入力
された信号の切シ換えを行っている。すなわち、切シ換
え器5は、画像表示期間には、アドレスバス15゜リー
ド・ライト信号16.データバス17に切シ換え、その
切ル換えられたアドレスバス18.リード・ライト信号
19.データバス20によって、上記した従来例のもの
と同様にフレームメモリ4にデータをアクセスし、画像
未表示期間には、cPUからの直接のCPUアドレス1
1.0PUリード・ライト信号12.データバス13に
切シ換え、その切シ換えられたアドレスバス18.リー
ド・ライト信号19.データバス20によって、CPU
から直接にフレームメモリ4にデータをアクセスしてい
る。また、画像表示期間中のCRT読み出し期間には、
データバス20にデータが読み出される。
この発明は以上説明した様に、フレームメモリアクセス
方式において、CRTによる画像未表示期間には、フレ
ームメモリとのアクセスをCPUにのみ許す様に構成し
たので、この種の従来例のものと比べて、画像未表示期
間には、CRTコントローラにアクセスの時間を与えな
い様にして、無駄な時間がなく、極めて効率良くフレー
ムメモリのアクセスを行うことができるという優れた効
果を奏するものである。
方式において、CRTによる画像未表示期間には、フレ
ームメモリとのアクセスをCPUにのみ許す様に構成し
たので、この種の従来例のものと比べて、画像未表示期
間には、CRTコントローラにアクセスの時間を与えな
い様にして、無駄な時間がなく、極めて効率良くフレー
ムメモリのアクセスを行うことができるという優れた効
果を奏するものである。
第1図は従来のフレームメモリアクセス方式を示す概略
構成図、第2図はこの発明の一実施例であるフレームメ
モリアクセス方式を示す概略構成図である。 図において、1 アドレスバス切り換え回路、2・・リ
ード・ライト信号制御回路、3 データバス切シ換え回
路、4 フレームメモリ、5・切り換え器、10−CR
T7)”L/、X、11・、CPU7ドレス、12・・
CPUリード・ライト信号、13゜17.20 データ
バス、14・切り換え信号、15.18・・アドレスバ
ス、16.19 リード・ライト信号、21 画像表示
/画像未表示信号である。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第1図 、 第2区
構成図、第2図はこの発明の一実施例であるフレームメ
モリアクセス方式を示す概略構成図である。 図において、1 アドレスバス切り換え回路、2・・リ
ード・ライト信号制御回路、3 データバス切シ換え回
路、4 フレームメモリ、5・切り換え器、10−CR
T7)”L/、X、11・、CPU7ドレス、12・・
CPUリード・ライト信号、13゜17.20 データ
バス、14・切り換え信号、15.18・・アドレスバ
ス、16.19 リード・ライト信号、21 画像表示
/画像未表示信号である。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第1図 、 第2区
Claims (1)
- 中央演算処理装置によりフレームメモリにデータをアク
セスし、CRTコントローラによシ前記フレームメモリ
よシデータを読み出す方式において、画像表示期間中に
は、前記中央演算処理装置と前記CRTコントローラと
が時分割によシ前記フレームメモリにアクセスし、画像
未表示期間には、前記中央演算処理装置にだけ前記フレ
ームメモリにアクセス、を許す様にしたことを特徴とす
るフレームメモリアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59076971A JPS60220386A (ja) | 1984-04-17 | 1984-04-17 | フレ−ムメモリアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59076971A JPS60220386A (ja) | 1984-04-17 | 1984-04-17 | フレ−ムメモリアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60220386A true JPS60220386A (ja) | 1985-11-05 |
Family
ID=13620667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59076971A Pending JPS60220386A (ja) | 1984-04-17 | 1984-04-17 | フレ−ムメモリアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60220386A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63231616A (ja) * | 1987-03-20 | 1988-09-27 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ビデオ・サブシステム |
JPH01193783A (ja) * | 1988-01-29 | 1989-08-03 | Hitachi Ltd | ビデオインターフェイス装置 |
-
1984
- 1984-04-17 JP JP59076971A patent/JPS60220386A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63231616A (ja) * | 1987-03-20 | 1988-09-27 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ビデオ・サブシステム |
JPH01193783A (ja) * | 1988-01-29 | 1989-08-03 | Hitachi Ltd | ビデオインターフェイス装置 |
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