JPS6020563A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6020563A JPS6020563A JP58128246A JP12824683A JPS6020563A JP S6020563 A JPS6020563 A JP S6020563A JP 58128246 A JP58128246 A JP 58128246A JP 12824683 A JP12824683 A JP 12824683A JP S6020563 A JPS6020563 A JP S6020563A
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- film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本気3明は半導体装置の製造方法に関し、特に多層電極
構造を有する半導体装置の層間絶縁膜の形成方法に係る
。
構造を有する半導体装置の層間絶縁膜の形成方法に係る
。
従来の二層電極構造のMOSダイナミックRAMの製造
方法を第1図(、)〜(f)を参照して説明する。
方法を第1図(、)〜(f)を参照して説明する。
まず、例えばP型シリコン基板1表面に選択酸化法によ
りフィールド酸化膜2を形成した後、フィールド酸化膜
2によって囲まれた素子領域表面に熱酸化により第1の
ダート酸化膜3を形成する。次に、全面に第1の多結晶
シリコン膜4を堆積した後、N型不純物を拡散し、更に
全面に第1のCVl)酸化膜5を堆積する(第1図(a
)図示)。次いで、図示しないホトレジスト・ぐターン
をマスクとして、これらを反応性イオンエツチングによ
り順次パターニングして、一部が素子領域の一部上にダ
ート酸化膜3を介して位置し、他の部分がフィールド酸
化膜2上に延在する第1のダート電極(キヤ・ぐシタ電
極)6及びその上に略同−寸法の第1のCVD酸化膜・
ep−ン7を形成する(同図(b)図示)。つづいて、
全面に第2のCVD酸化膜8を堆積する(同図(c)図
示)。次いで、反応性イオンエツチングにより基板1が
露出するまで、第2のCVD酸化膜8及びその下の第1
のゲート酸化膜3をエツチングする。この結果、第1の
ダート電極6の側面に残存CVD酸化膜9が形成される
(同図(d〕図示)。
りフィールド酸化膜2を形成した後、フィールド酸化膜
2によって囲まれた素子領域表面に熱酸化により第1の
ダート酸化膜3を形成する。次に、全面に第1の多結晶
シリコン膜4を堆積した後、N型不純物を拡散し、更に
全面に第1のCVl)酸化膜5を堆積する(第1図(a
)図示)。次いで、図示しないホトレジスト・ぐターン
をマスクとして、これらを反応性イオンエツチングによ
り順次パターニングして、一部が素子領域の一部上にダ
ート酸化膜3を介して位置し、他の部分がフィールド酸
化膜2上に延在する第1のダート電極(キヤ・ぐシタ電
極)6及びその上に略同−寸法の第1のCVD酸化膜・
ep−ン7を形成する(同図(b)図示)。つづいて、
全面に第2のCVD酸化膜8を堆積する(同図(c)図
示)。次いで、反応性イオンエツチングにより基板1が
露出するまで、第2のCVD酸化膜8及びその下の第1
のゲート酸化膜3をエツチングする。この結果、第1の
ダート電極6の側面に残存CVD酸化膜9が形成される
(同図(d〕図示)。
つづいて、露出した基板1表面に熱酸化により第2のダ
ート酸化膜10を形成する。つづいて、全面に第2の多
結晶シリコン膜を堆積した後、パターニングして一部が
素子領域の一部上に第2のダート酸化膜10を介して位
置し、他の一部が第1のr−ト電極6上にCVD酸化膜
パターン7を介して延在する第2のダート電極(トラン
スファケ゛−ト電極)11を形成する(同図(−)図示
)。つづいて、第2のケ゛−ト電極1ノをマスクとして
利用し、N型不純物をイオン注入した後、熱処理して炉
型不純物領域12を形成する。つづいてζ全面に第3の
CVD酸化膜13を堆積した後、コンタクトホール14
を開孔する。
ート酸化膜10を形成する。つづいて、全面に第2の多
結晶シリコン膜を堆積した後、パターニングして一部が
素子領域の一部上に第2のダート酸化膜10を介して位
置し、他の一部が第1のr−ト電極6上にCVD酸化膜
パターン7を介して延在する第2のダート電極(トラン
スファケ゛−ト電極)11を形成する(同図(−)図示
)。つづいて、第2のケ゛−ト電極1ノをマスクとして
利用し、N型不純物をイオン注入した後、熱処理して炉
型不純物領域12を形成する。つづいてζ全面に第3の
CVD酸化膜13を堆積した後、コンタクトホール14
を開孔する。
つづいて、全面にAtgを蒸着した後、・やターニング
してAt配線15.・・・を形成し、MOSダイナミッ
クRAMを製造する(同図(f)図示)。
してAt配線15.・・・を形成し、MOSダイナミッ
クRAMを製造する(同図(f)図示)。
上述した従来の製造方法においては、第1のダート電極
6の側面を絶縁するために、第1図(b)図示の工程で
第1のダート電極6及びその上のCVD酸化膜・ぐター
ン7を形成した後、同図(C)図示の工程で全面に第2
のCVD酸化膜8を堆積し、同図(d)図示の工程で反
応性イオンエツチングによシ第1のr−1電極6の側面
に残存CVD酸化膜9を形成している。この反応性イオ
ンエツチングは20〜30%のオーツクーエツチングが
必要とされているので、第2のCVD酸化膜8だけでな
く、同一材料であるCVD酸化膜ノ9ターン7もエツチ
ングされてし壕う。しかも、ウェハ面内でエツチングレ
ートのばらつきがあった場合には、エツチングレートの
小さい部分の膜厚は厚く、エツチングレートの大きい部
分の膜厚は薄くなってしまう。この結果、第1のケ゛−
ト電極6と第2のケ゛−ト電極11との間の層間絶縁膜
(CVD酸化膜・ぐターン7)に膜厚のばらつきが生じ
1層間容量がばらつく原因となり、また膜厚の薄い箇所
では層間容量が著しく犬きくなυ問題となっている。
6の側面を絶縁するために、第1図(b)図示の工程で
第1のダート電極6及びその上のCVD酸化膜・ぐター
ン7を形成した後、同図(C)図示の工程で全面に第2
のCVD酸化膜8を堆積し、同図(d)図示の工程で反
応性イオンエツチングによシ第1のr−1電極6の側面
に残存CVD酸化膜9を形成している。この反応性イオ
ンエツチングは20〜30%のオーツクーエツチングが
必要とされているので、第2のCVD酸化膜8だけでな
く、同一材料であるCVD酸化膜ノ9ターン7もエツチ
ングされてし壕う。しかも、ウェハ面内でエツチングレ
ートのばらつきがあった場合には、エツチングレートの
小さい部分の膜厚は厚く、エツチングレートの大きい部
分の膜厚は薄くなってしまう。この結果、第1のケ゛−
ト電極6と第2のケ゛−ト電極11との間の層間絶縁膜
(CVD酸化膜・ぐターン7)に膜厚のばらつきが生じ
1層間容量がばらつく原因となり、また膜厚の薄い箇所
では層間容量が著しく犬きくなυ問題となっている。
本発明は上記事情に鑑みてなされたものであシ、第10
ケ゛−ト電極と第2のケ゛−ト電極間の層間容量のばら
つきを抑えた高性能の半導体装置を製造し得る方法を提
供しようとするものである。
ケ゛−ト電極と第2のケ゛−ト電極間の層間容量のばら
つきを抑えた高性能の半導体装置を製造し得る方法を提
供しようとするものである。
本発明の半導体装置の製造方法は、異方性エツチングに
よυ第1のダート電極上に第1の絶縁膜パターン(例え
ばCVD酸化膜・ぐターン)及び第1の絶縁膜ノ4ター
ンに対して選択エツチング性を有する第2の絶縁膜・千
ターン(例えばS i 3N4膜・リーン)を形成上た
後1.全面に第2の絶縁膜・リーンに対して選択エツチ
ング性を有する第3の絶縁M(例えばCVD酸化膜)を
堆積し、この第3の絶縁膜を異方性エツチングによシエ
ッチングして少なくとも第1のダート電極の側面に第3
の絶縁膜を残存はせ、更に第2のダート電極、基板と逆
導電型の不純物領域等を形成することを特徴とするもの
である。
よυ第1のダート電極上に第1の絶縁膜パターン(例え
ばCVD酸化膜・ぐターン)及び第1の絶縁膜ノ4ター
ンに対して選択エツチング性を有する第2の絶縁膜・千
ターン(例えばS i 3N4膜・リーン)を形成上た
後1.全面に第2の絶縁膜・リーンに対して選択エツチ
ング性を有する第3の絶縁M(例えばCVD酸化膜)を
堆積し、この第3の絶縁膜を異方性エツチングによシエ
ッチングして少なくとも第1のダート電極の側面に第3
の絶縁膜を残存はせ、更に第2のダート電極、基板と逆
導電型の不純物領域等を形成することを特徴とするもの
である。
このような方法によれば、第1の絶縁膜A?ターンは第
2の絶縁膜パターンによって保護されておシ、第3の絶
縁膜を異方性エツチングにょシエッチングする際、第1
の絶縁膜パターンに膜厚のばらつきが生じない。したが
って、層間容量のばらつきを少なくし、しかもその容量
を小さくすることができる。
2の絶縁膜パターンによって保護されておシ、第3の絶
縁膜を異方性エツチングにょシエッチングする際、第1
の絶縁膜パターンに膜厚のばらつきが生じない。したが
って、層間容量のばらつきを少なくし、しかもその容量
を小さくすることができる。
以下、本発明の実施例を第2図(a)〜(f)及び嬉3
図を参照して説明する。
図を参照して説明する。
まず、P型シリコン基板21表面に選択酸化法によj)
フィールド酸化M22した後、フィールド酸化膜22に
よって囲まれた素子領域表面に厚さ400Xの第1のダ
ート酸化膜23を形成する。次忙、全面に厚さ3・00
0.;の第1の多結晶シリコン膜24、厚さ2000X
の第1のCVD酸化膜(第1の絶縁膜)25及び厚さ5
00Xの513N4膜(第2の絶縁膜)26を順次堆積
する(第2図(a)図示)。つづいて、図示しないホト
レジスト・や夕〜ンをマスクとして反応性イオンエツチ
ングによシこれらを順次ノ(ターニングして、一部が素
子領域の一部上に第1のダート絶縁膜23を介して位値
し、他の部分が寸法のCVD酸化膜パターン28、S
i 3N4膜/やターン29を形成する(同図(b)図
示)。
フィールド酸化M22した後、フィールド酸化膜22に
よって囲まれた素子領域表面に厚さ400Xの第1のダ
ート酸化膜23を形成する。次忙、全面に厚さ3・00
0.;の第1の多結晶シリコン膜24、厚さ2000X
の第1のCVD酸化膜(第1の絶縁膜)25及び厚さ5
00Xの513N4膜(第2の絶縁膜)26を順次堆積
する(第2図(a)図示)。つづいて、図示しないホト
レジスト・や夕〜ンをマスクとして反応性イオンエツチ
ングによシこれらを順次ノ(ターニングして、一部が素
子領域の一部上に第1のダート絶縁膜23を介して位値
し、他の部分が寸法のCVD酸化膜パターン28、S
i 3N4膜/やターン29を形成する(同図(b)図
示)。
次いで、前記ホトレソストパターンを除去しり後、LP
CVD法によシ厚さ5000X(7)第2のCVD酸化
膜(第3の絶縁膜)3oを堆積する。
CVD法によシ厚さ5000X(7)第2のCVD酸化
膜(第3の絶縁膜)3oを堆積する。
このように段差を有する箇所に水平方向及び垂直方向の
堆積膜厚が一定なLPCVD法によるCVD酸化膜30
を堆積すると、段差部においては基板21面に対し垂直
方向の膜厚は厚くなる(同図〈c)図示)。つづいて、
第2のCVD酸化膜3゜及びその下の第1のダート酸化
膜23を第2のCVD酸化膜30の膜厚程度エツチング
して基板2ノを露出させる。この結果、少なくとも第1
のケ8−ト電極27の側面に残存CVD酸化膜3ノが形
成される(同図(d)図示)。
堆積膜厚が一定なLPCVD法によるCVD酸化膜30
を堆積すると、段差部においては基板21面に対し垂直
方向の膜厚は厚くなる(同図〈c)図示)。つづいて、
第2のCVD酸化膜3゜及びその下の第1のダート酸化
膜23を第2のCVD酸化膜30の膜厚程度エツチング
して基板2ノを露出させる。この結果、少なくとも第1
のケ8−ト電極27の側面に残存CVD酸化膜3ノが形
成される(同図(d)図示)。
次いで、露出した基板21表面に厚さ約7o。
Xの第2のダート酸化膜32を形成する。つづいて、全
面に厚さ約30001の第2の多結晶シリコン膜を堆積
した後、パターニングして一部が素子領域の一部上に第
2のダート絶縁膜32を介して位置し、他の部分が残存
CVD酸化膜3ノ上を通過し、更に第1のケ゛−ト電極
27上にCVD酸化膜/4’ターン28及びSi3N4
刀莫・ぐり〜ン29を介して延在する第2のダート電極
(トランスファケ゛−ト電極)33を形成する(同図(
、)図示)。つづいて、第2のダート電極33をマスク
として利用し、例えば砒素をイオン注入した後、熱処理
してビット線となるN+型不純物領域34を形成する。
面に厚さ約30001の第2の多結晶シリコン膜を堆積
した後、パターニングして一部が素子領域の一部上に第
2のダート絶縁膜32を介して位置し、他の部分が残存
CVD酸化膜3ノ上を通過し、更に第1のケ゛−ト電極
27上にCVD酸化膜/4’ターン28及びSi3N4
刀莫・ぐり〜ン29を介して延在する第2のダート電極
(トランスファケ゛−ト電極)33を形成する(同図(
、)図示)。つづいて、第2のダート電極33をマスク
として利用し、例えば砒素をイオン注入した後、熱処理
してビット線となるN+型不純物領域34を形成する。
つづいて、全面に第30CVD酸化膜35を堆積した後
、コンタクトホール36.・・・を開孔する。つづいて
、全面にAt膜を蒸着した後、・やターニングしでAt
配線37、・・・を形成し、MOSダイナミックRAM
を製造する(同図(f)図示)。
、コンタクトホール36.・・・を開孔する。つづいて
、全面にAt膜を蒸着した後、・やターニングしでAt
配線37、・・・を形成し、MOSダイナミックRAM
を製造する(同図(f)図示)。
しかして、本発明方法によれは、第2図(d)図示の工
程で第2のCVD酸化膜3oを反応性イオンエツチング
によりエツチングして第1のケゝ−ト電極27の側面に
残存CVD酸化膜3ノを形成する際、第20CVD酸化
膜3oの下にはS 13N4膜ノ9ターン29が存在す
るので、第1のダート電極27上のCVD酸化膜パター
ン28の膜減りを防止することができる。すなわち、反
応性イオンエツチングのエツチングレートはCF、ガス
をエツチングガスとして用いた場合には、添加するH2
ガスの流量に対して第3図に示すようなエツチング特性
を示し、S ] 02のエツチングレートを5t3N4
のエツチングレートよシ大きくとることは容易であシ、
CVD酸化膜・ぞターフ28がエツチングされることは
ないからである。したがって、従来の方法のように第1
0ケ゛−ト電極上の層間絶縁膜の膜厚のばらつきに起因
して層間容量がばらつくことはなくなる。一方、第1″
のダート電極27と第2のダート電極33の層間絶縁
膜の膜厚を2500Xに設定した場合、従来のように層
間絶縁膜としてSiO2膜のみを用いたときの層間容量
と比較して、上記実施例のように8102膜とS i
3N4膜との積層構造としたことによる層間容量の増加
は5i02−2000X、5t3N4= 500 Xの
場合には約10%、5102=230、OX、5i3N
4=200iの場合には約4チとなる。こうした層間容
量の増加は従来の方法において生じる層間絶縁膜(81
02膜)の膜減シによる層間容量の増加と比較するとほ
とんど問題にならない。
程で第2のCVD酸化膜3oを反応性イオンエツチング
によりエツチングして第1のケゝ−ト電極27の側面に
残存CVD酸化膜3ノを形成する際、第20CVD酸化
膜3oの下にはS 13N4膜ノ9ターン29が存在す
るので、第1のダート電極27上のCVD酸化膜パター
ン28の膜減りを防止することができる。すなわち、反
応性イオンエツチングのエツチングレートはCF、ガス
をエツチングガスとして用いた場合には、添加するH2
ガスの流量に対して第3図に示すようなエツチング特性
を示し、S ] 02のエツチングレートを5t3N4
のエツチングレートよシ大きくとることは容易であシ、
CVD酸化膜・ぞターフ28がエツチングされることは
ないからである。したがって、従来の方法のように第1
0ケ゛−ト電極上の層間絶縁膜の膜厚のばらつきに起因
して層間容量がばらつくことはなくなる。一方、第1″
のダート電極27と第2のダート電極33の層間絶縁
膜の膜厚を2500Xに設定した場合、従来のように層
間絶縁膜としてSiO2膜のみを用いたときの層間容量
と比較して、上記実施例のように8102膜とS i
3N4膜との積層構造としたことによる層間容量の増加
は5i02−2000X、5t3N4= 500 Xの
場合には約10%、5102=230、OX、5i3N
4=200iの場合には約4チとなる。こうした層間容
量の増加は従来の方法において生じる層間絶縁膜(81
02膜)の膜減シによる層間容量の増加と比較するとほ
とんど問題にならない。
また、同じく第2図(d)図示の工程で残存CVD酸化
膜31を形成する際、上記実施例のように段差部の高さ
と第2のCVD酸化膜30の膜厚とをほぼ等しく設定し
ておくと、基板21の表面と残存CVD酸化膜31との
なす角を約45°とすることができる。通常1段差部が
垂直である場合、その段差をT、次に全面に堆積する膜
の膜厚をSとすると、段差部側面の最大の堆積膜厚id
見カは上(T十S)となる。この際、SよりTの方が
大きいと堆積した膜をすべて除去するためには100%
以上のオーバーエツチングが必要となる。つt、b、第
2図(e)図示の工程で第2のダート電極33を形成す
る際、第1のダート電極27及び層間絶縁膜の側面がほ
ぼ垂直の段差部になっていると、第2の多結晶シリコン
膜をi4ターニングするには100%以上のオーバーエ
ツチングが必要となり、基板21表面に著しくダメージ
を与えるおそれがある。一方、段差部が基板表面とθの
角度をなしている場合には段差部側面の最大膜厚はS/
ctsθとなシ、上述したようにθL;45°の場合に
はS/Wθ= 1.41 Sとなる。すなわち、オーバ
ーエツチングは約40チですみ基板21表面に、誘起さ
れるダメージの程度を軽くすることができる。このよう
に基板21表面と残存CVD酸化膜31の傾斜面とのな
す角は段差部の高さ及び第1のCVD酸化膜30の膜厚
を適宜設定することによ520〜70°の範囲とするこ
とが望ましい。
膜31を形成する際、上記実施例のように段差部の高さ
と第2のCVD酸化膜30の膜厚とをほぼ等しく設定し
ておくと、基板21の表面と残存CVD酸化膜31との
なす角を約45°とすることができる。通常1段差部が
垂直である場合、その段差をT、次に全面に堆積する膜
の膜厚をSとすると、段差部側面の最大の堆積膜厚id
見カは上(T十S)となる。この際、SよりTの方が
大きいと堆積した膜をすべて除去するためには100%
以上のオーバーエツチングが必要となる。つt、b、第
2図(e)図示の工程で第2のダート電極33を形成す
る際、第1のダート電極27及び層間絶縁膜の側面がほ
ぼ垂直の段差部になっていると、第2の多結晶シリコン
膜をi4ターニングするには100%以上のオーバーエ
ツチングが必要となり、基板21表面に著しくダメージ
を与えるおそれがある。一方、段差部が基板表面とθの
角度をなしている場合には段差部側面の最大膜厚はS/
ctsθとなシ、上述したようにθL;45°の場合に
はS/Wθ= 1.41 Sとなる。すなわち、オーバ
ーエツチングは約40チですみ基板21表面に、誘起さ
れるダメージの程度を軽くすることができる。このよう
に基板21表面と残存CVD酸化膜31の傾斜面とのな
す角は段差部の高さ及び第1のCVD酸化膜30の膜厚
を適宜設定することによ520〜70°の範囲とするこ
とが望ましい。
なお、本発明方法は上記実施例で示したような構造のダ
イナミックRAMを製造する場合に限らず、他の構造の
ダイナミックRAMの製造にも同様に適用できることは
勿論である。
イナミックRAMを製造する場合に限らず、他の構造の
ダイナミックRAMの製造にも同様に適用できることは
勿論である。
以上詳述した如く、本発明によれば第1のダート電極と
第20ケ゛−ト電極との間の層間絶縁膜の容量のばらつ
きを抑えた高性能の半導体装置を製造し得る方法を提供
できるものである。
第20ケ゛−ト電極との間の層間絶縁膜の容量のばらつ
きを抑えた高性能の半導体装置を製造し得る方法を提供
できるものである。
第1図(a)〜(f)は従来のMOSダイナミックRA
Mの製造方法を示す断面図、第2図(a)〜(f)は本
発明の実施例におけるMOSダイナミックRAMの製造
方法を示す断面図、第3図は反応性イオンエツチングの
エツチング特性図である。 2ノ・・・P型シリコン基板、22・・・フィールド酸
化膜、23・・・第1のケ゛−ト酸化膜、24・・・第
1の多結晶シリコン膜、25・・・第1のCVD酸化膜
(第1の絶縁膜)、26・・・513N4膜(第2の絶
縁膜)、27・・第1のダート電極、28・・・CVD
酸化膜パターン、29・・・Si3N4膜ノぐターン。 30・・・第2のCVD酸化膜(第3の絶縁膜)、3ノ
・・・残存CVD酸化膜、32・・・第20ケ9−ト酸
化膜、33・・・第2のダート電極、34・・・N″型
不純物領域、35・・・第30CVD酸化膜、36・・
・コンタクトホール、37・・・At配線。 出願人代理人 弁理士 鈴 江 武 彦第1図 第1図 第2図 第2図 第3図 H2流晋(cC/f′nin)
Mの製造方法を示す断面図、第2図(a)〜(f)は本
発明の実施例におけるMOSダイナミックRAMの製造
方法を示す断面図、第3図は反応性イオンエツチングの
エツチング特性図である。 2ノ・・・P型シリコン基板、22・・・フィールド酸
化膜、23・・・第1のケ゛−ト酸化膜、24・・・第
1の多結晶シリコン膜、25・・・第1のCVD酸化膜
(第1の絶縁膜)、26・・・513N4膜(第2の絶
縁膜)、27・・第1のダート電極、28・・・CVD
酸化膜パターン、29・・・Si3N4膜ノぐターン。 30・・・第2のCVD酸化膜(第3の絶縁膜)、3ノ
・・・残存CVD酸化膜、32・・・第20ケ9−ト酸
化膜、33・・・第2のダート電極、34・・・N″型
不純物領域、35・・・第30CVD酸化膜、36・・
・コンタクトホール、37・・・At配線。 出願人代理人 弁理士 鈴 江 武 彦第1図 第1図 第2図 第2図 第3図 H2流晋(cC/f′nin)
Claims (3)
- (1)−導電型の半導体基板表面にフィールド絶縁膜に
よって囲まれた素子領域を形成する工程と、該素子領域
表面に第1のケ゛−ト絶縁膜を形成した後、全面に第1
のダート電極材料、第1の絶縁膜及び該第1の絶縁膜に
対して選択エツチング性を有する第2の絶縁膜を順次堆
積する工程と、これらを順次・やターニングして一部が
素子領域の一部上に前記第1のダート絶縁膜を介して位
置する第1のダート電極とその上に積層された第1の絶
縁膜パターン及び第2の絶縁膜パターンを形成する工程
と、全面に第2の絶縁膜・やターンに対して選択エツチ
ング性を有する第3の絶縁膜を堆積した後、異方性エン
チングにより少なくとも前記第1のケ゛−ト電極の側面
に第3の絶縁膜を残存させ、更に前記基板が露出するよ
うに前記第1のダート絶縁膜をエツチングするニーと、
露出した基板表面に第2のダート絶縁膜を形成する工程
と、全面に第2のダート電極材料を堆積した後、パター
ニングして一部が素子領域の一部上に第2のり゛−ト絶
縁膜を介して位置し、他の部分が前記第1のダート電極
上に第1の絶縁膜パターン及び第2の絶縁膜パターンを
介して延在する第2のダート電極を形成する工程と、該
第2のゲート電極をマスクとして利用し、不純物をイオ
ン注入して基板と逆導電型の不純物領域を形成する工程
とを具備したことを特徴とする半導体装置の製造方法。 - (2)第1及び第3の絶縁膜が同一材料であることを特
徴とする特許請求の範囲第1項記載の半導体装置の製造
方法。 - (3)第1及び第3の絶縁膜がS iO2膜であること
を特徴とする特許請求の範囲第1項又は第2項記載の半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58128246A JPS6020563A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58128246A JPS6020563A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6020563A true JPS6020563A (ja) | 1985-02-01 |
Family
ID=14980105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58128246A Pending JPS6020563A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6020563A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0279461A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5111775A (en) * | 1989-12-06 | 1992-05-12 | Mitsubishi Denki K.K. | Cooling water temperature controlling apparatus |
-
1983
- 1983-07-14 JP JP58128246A patent/JPS6020563A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0279461A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5111775A (en) * | 1989-12-06 | 1992-05-12 | Mitsubishi Denki K.K. | Cooling water temperature controlling apparatus |
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