JPS60193373A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS60193373A
JPS60193373A JP59050308A JP5030884A JPS60193373A JP S60193373 A JPS60193373 A JP S60193373A JP 59050308 A JP59050308 A JP 59050308A JP 5030884 A JP5030884 A JP 5030884A JP S60193373 A JPS60193373 A JP S60193373A
Authority
JP
Japan
Prior art keywords
sense circuit
circuits
sides
short
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59050308A
Other languages
English (en)
Inventor
Kiichi Morooka
諸岡　毅一
Michihiro Yamada
山田　通裕
Koichiro Masuko
益子　耕一郎
Toshifumi Kobayashi
小林　稔史
Hiroshi Miyamoto
博司 宮本
Kazutami Arimoto
和民 有本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP59050308A priority Critical patent/JPS60193373A/ja
Publication of JPS60193373A publication Critical patent/JPS60193373A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/10—Memory cells having a cross-point geometry

Landscapes

  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ＭＯ８型ダイナミック几ＡＭＫ関するもの
である。
〔従来技術〕
現在ＭＯ８型タイナミツクルＡＭに用いられているメモ
リセルとして第１図に示すものがある。
この図において、ＷＬはワード＆ｔ、ＯＬはデータ線、
Ｑ？はスイッチングトランジスタ、Ｃ，は蓄積Ｗ量で、
スイッチングトランジスタＱ？と蓄積電ｉｔ　Ｃｍで１
つのメモリセルＭＣを構成する。蓄積容量Ｃ，の一方の
電接はスイッチングトランジスタＱ、のドレインに接続
され、他方の電極にはプレート電位Ｖ、。が印加されて
いる。
プレート電位ＶＳＯはすべてのセルに共通に印加される
が、従来、プレート電位Ｖ、。の給電方法とし″′Ｃ第
２図に示すものがあった。この図において、ＣＰはセル
プレート、ＳＡはセンス回路、ＤＬおよび百ではセンス
回路ＳＡに接続される一対のデータ線である。
セルプレートＣＰの周辺からプレート電位ＶＩＩＧを印
加することＫよって、丁べ【の蓄積容量Ｃ８の一方の型
棒にプレート電位ｖ８゜を印加する。
従来の半導体装置は以上のように構成されているので、
メモリセルＭＣＫ対する読み出しおよび書き込みにおけ
る雑音などにより、センス回路ＳＡの両側におけるプレ
ート電位に差異が生じ、センス回路の動作余裕度を狭く
してしまうなどの欠点があった。
〔発明の概要〕
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、センス回路列内でセルプレート
間を短絡することにより、センス回路両側のプレート電
位を等しくし、センス回路の動作余裕度の大きな半導体
記憶装置を提供するものである。
〔発明の実施例〕
第３図はこの発明の一実施例を示すもので、センス回路
ＳＡの両側のセルブレー）ＣＰ間を短絡線ＳＬによって
、センス回路列内で短絡したものである。
このように構成したことにより、センス回路ＳＡの両側
でのプレート＋４位が等しくなる。
〔発明の効果〕
以上説明したように、この発明はセンス回路両側の蓄積
電極をセンス回路列内で短絡したので、センス回路の画
一でのプレート電位の差をなくすことができ、センス回
路の動作余裕度を大きくする効果がある。
【図面の簡単な説明】
第１図は現在一般に用いられているメモリセルの回路図
、第２図は従来の半導体記憶装置のプレート電位の給電
方法を７ｒ、すフロック図、第３図はこの発明の一実施
例を示すブロック図である。 図中、ＭＣはメモリセル、Ｃｓは１ｆ績荏量、ｖｇａは
プレート電位、ＳＡはセンス回路、ＣＰはセルプレート
である。 なお、図中の同一符号は同一または相当部分を示す◎ 代理人　大岩項線　（外２名） 第１図 第２図 第３図 第１頁の続き ＠発明者　宮　本　博　司　伊丹市瑞原４丁［アイ研究
所内 ０発　明　者　有　本　和　民　伊丹市瑞原４丁目アイ
研究所内

Claims (1)

    【特許請求の範囲】
  1. 情報を蓄える蓄積容量を有するメモリセルと、このメモ
    リセルの情報を増幅するセンス回路とを備え、前ｉ１６
    蓄績谷輩の蓄積ＩＩ！極が前記センス回路列の両側に配
    置されている半導体記憶装置において、前記両開に配置
    されている蓄積電槽を前記センス回路列内でそれぞれ短
    絡したことを特徴とする半導体記憶装置。
JP59050308A 1984-03-14 1984-03-14 半導体記憶装置 Pending JPS60193373A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4917030B2 (ja) * 2005-04-13 2012-04-18 三菱電機株式会社 エレベータ装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5842952B2 (ja) * 1977-12-08 1983-09-22 株式会社千野製作所 ソフトスタ−ト回路
JPS592365A (ja) * 1982-06-28 1984-01-07 Fujitsu Ltd ダイナミツク型半導体記憶装置

Patent Citations (2)

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