JP3208626B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3208626B2 JP3208626B2 JP31115693A JP31115693A JP3208626B2 JP 3208626 B2 JP3208626 B2 JP 3208626B2 JP 31115693 A JP31115693 A JP 31115693A JP 31115693 A JP31115693 A JP 31115693A JP 3208626 B2 JP3208626 B2 JP 3208626B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- memory cell
- bit line
- equalizing
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にメモリセルアレイのビット線対を短絡するイコ
ライズ回路及びビット線をプリチャージするプリチャー
ジ回路を備えたダイナミックＲＡＭに関する。
し、特にメモリセルアレイのビット線対を短絡するイコ
ライズ回路及びビット線をプリチャージするプリチャー
ジ回路を備えたダイナミックＲＡＭに関する。
【０００２】
【従来の技術】現在、ダイナミックＲＡＭでは、行（Ｒ
ｏｗ）選択信号のアクティブ期間に、ビット線対をショ
ートして等電位にするためのイコライズ及び出力容量を
前もって充電するためのビット線のプリチャージを行っ
ている。これは、メモリセルキャパシタに蓄積された微
小電荷を読み出すために必要であるからである。このイ
コライズ及びプリチャージは、従来、ビット線の両端
側、即ちセンスアンプ部側及びその反対側で行われてい
た。
ｏｗ）選択信号のアクティブ期間に、ビット線対をショ
ートして等電位にするためのイコライズ及び出力容量を
前もって充電するためのビット線のプリチャージを行っ
ている。これは、メモリセルキャパシタに蓄積された微
小電荷を読み出すために必要であるからである。このイ
コライズ及びプリチャージは、従来、ビット線の両端
側、即ちセンスアンプ部側及びその反対側で行われてい
た。
【０００３】すなわち、図１０に示すように、センスア
ンプ部１０１側において、ビット線対ＢＬ，ＢＬB 間に
イコライズ用トランジスタ１０２が接続されるととも
に、ビット線対ＢＬ，ＢＬB とプリチャージ電源間にプ
リチャージ用トランジスタ１０３，１０４がそれぞれ接
続され、イコライズ用トランジスタ１０２及びプリチャ
ージ用トランジスタ１０３，１０４の各ゲートにプリチ
ャージ・イコライズコントロール信号が印加されるよう
になっている。
ンプ部１０１側において、ビット線対ＢＬ，ＢＬB 間に
イコライズ用トランジスタ１０２が接続されるととも
に、ビット線対ＢＬ，ＢＬB とプリチャージ電源間にプ
リチャージ用トランジスタ１０３，１０４がそれぞれ接
続され、イコライズ用トランジスタ１０２及びプリチャ
ージ用トランジスタ１０３，１０４の各ゲートにプリチ
ャージ・イコライズコントロール信号が印加されるよう
になっている。
【０００４】また、センスアンプ部１０１と反対側にお
いても、センスアンプ部１０１側と同様に、ビット線対
ＢＬ，ＢＬB 間にイコライズ用トランジスタ１０５が接
続されるとともに、ビット線対ＢＬ，ＢＬB とプリチャ
ージ電源間にプリチャージ用トランジスタ１０６，１０
７がそれぞれ接続され、イコライズ用トランジスタ１０
５及びプリチャージ用トランジスタ１０６，１０７の各
ゲートにプリチャージ・イコライズコントロール信号が
印加されるようになっている。
いても、センスアンプ部１０１側と同様に、ビット線対
ＢＬ，ＢＬB 間にイコライズ用トランジスタ１０５が接
続されるとともに、ビット線対ＢＬ，ＢＬB とプリチャ
ージ電源間にプリチャージ用トランジスタ１０６，１０
７がそれぞれ接続され、イコライズ用トランジスタ１０
５及びプリチャージ用トランジスタ１０６，１０７の各
ゲートにプリチャージ・イコライズコントロール信号が
印加されるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のイコライズ回路及びプリチャージ回路を備えた従来
のダイナミックＲＡＭでは、メモリセルアレイの微細化
の進行に伴い以下のような問題が発生している。すなわ
ち、 ビット線ＢＬ，ＢＬB の配線が細くなるとともに、配
線膜厚が薄くなっているため、ビット線ＢＬ，ＢＬB の
抵抗が増大し、イコライズ及びプリチャージに時間を要
することになる。しかも、ダイナミックＲＡＭのサイク
ル時間の高速化に伴いイコライズ及びプリチャージに使
用できる時間が短くなってきている。
成のイコライズ回路及びプリチャージ回路を備えた従来
のダイナミックＲＡＭでは、メモリセルアレイの微細化
の進行に伴い以下のような問題が発生している。すなわ
ち、 ビット線ＢＬ，ＢＬB の配線が細くなるとともに、配
線膜厚が薄くなっているため、ビット線ＢＬ，ＢＬB の
抵抗が増大し、イコライズ及びプリチャージに時間を要
することになる。しかも、ダイナミックＲＡＭのサイク
ル時間の高速化に伴いイコライズ及びプリチャージに使
用できる時間が短くなってきている。
【０００６】メモリセル面積の縮小化にセンスアンプ
部１０１の縮小化が追随できなくなってきていることか
ら、図１１に示すように、センスアンプ部１０１のレイ
アウトを従来の２メモリセルピッチ（Ａ）から４メモリ
セルピッチ（Ｂ）に変更する必要性が生じてきている。
４メモリセルピッチに変更した場合、センスアンプ部１
０１をビット線ＢＬ，ＢＬB の両端に配置しなければな
らず、図１１（Ｂ）から明らかなように、ビット線Ｂ
Ｌ，ＢＬB の両端からのイコライズ及びプリチャージは
不可能となる。このことは、イコライズ時間及びプリチ
ャージ時間の増大を招くことになる。
部１０１の縮小化が追随できなくなってきていることか
ら、図１１に示すように、センスアンプ部１０１のレイ
アウトを従来の２メモリセルピッチ（Ａ）から４メモリ
セルピッチ（Ｂ）に変更する必要性が生じてきている。
４メモリセルピッチに変更した場合、センスアンプ部１
０１をビット線ＢＬ，ＢＬB の両端に配置しなければな
らず、図１１（Ｂ）から明らかなように、ビット線Ｂ
Ｌ，ＢＬB の両端からのイコライズ及びプリチャージは
不可能となる。このことは、イコライズ時間及びプリチ
ャージ時間の増大を招くことになる。
【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、歩留り低下を起こさ
ず、イコライズ時間及びプリチャージ時間の短縮化を可
能としたイコライズ回路及びプリチャージ回路を提供す
ることにある。
であり、その目的とするところは、歩留り低下を起こさ
ず、イコライズ時間及びプリチャージ時間の短縮化を可
能としたイコライズ回路及びプリチャージ回路を提供す
ることにある。
【０００８】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、メモリセルアレイの互いに隣り合う所定の２
本のワード線とビット線対の各々との間に接続された一
対のメモリセルによって構成されるとともに、この一対
のメモリセル相互間において蓄積ノードがショートされ
ており、２本のワード線にイコライズコントロール信号
が印加されるイコライズ回路を備えた構成となってい
る。
憶装置は、メモリセルアレイの互いに隣り合う所定の２
本のワード線とビット線対の各々との間に接続された一
対のメモリセルによって構成されるとともに、この一対
のメモリセル相互間において蓄積ノードがショートされ
ており、２本のワード線にイコライズコントロール信号
が印加されるイコライズ回路を備えた構成となってい
る。
【０００９】請求項２記載の半導体記憶装置は、メモリ
セルアレイの互いに隣り合う所定の２本のワード線とビ
ット線対の各々との間に接続された一対のメモリセルに
よって構成されるとともに、この一対のメモリセルの各
々において蓄積ノードとセルプレートがショートされて
おり、２本のワード線にプリチャージコントロール信号
が印加されるプリチャージ回路を備えた構成となってい
る。請求項３記載の半導体記憶装置は、請求項１記載の
イコライズ回路と請求項２記載のプリチャージ回路とを
備えた構成となっている。
セルアレイの互いに隣り合う所定の２本のワード線とビ
ット線対の各々との間に接続された一対のメモリセルに
よって構成されるとともに、この一対のメモリセルの各
々において蓄積ノードとセルプレートがショートされて
おり、２本のワード線にプリチャージコントロール信号
が印加されるプリチャージ回路を備えた構成となってい
る。請求項３記載の半導体記憶装置は、請求項１記載の
イコライズ回路と請求項２記載のプリチャージ回路とを
備えた構成となっている。
【００１０】
【作用】請求項１記載の半導体記憶装置において、イコ
ライズ用トランジスタにメモリセルを用いることで、メ
モリセルパターンの規則性を維持しつつイコライズ用ト
ランジスタを必要な場所に必要な数だけ配置できる。こ
れによれば、メモリセルパターンの規則性を壊さないの
で、歩留り低下を起こさず、しかもイコライズ用トラン
ジスタを自由に配置できるので、イコライズ時間の短縮
化が図れる。
ライズ用トランジスタにメモリセルを用いることで、メ
モリセルパターンの規則性を維持しつつイコライズ用ト
ランジスタを必要な場所に必要な数だけ配置できる。こ
れによれば、メモリセルパターンの規則性を壊さないの
で、歩留り低下を起こさず、しかもイコライズ用トラン
ジスタを自由に配置できるので、イコライズ時間の短縮
化が図れる。
【００１１】請求項２記載の半導体記憶装置において、
プリチャージ用トランジスタにメモリセルを用いること
で、メモリセルパターンの規則性を維持しつつプリチャ
ージ用トランジスタを必要な場所に必要な数だけ配置で
きる。これによれば、メモリセルパターンの規則性を壊
さないので、歩留り低下を起こさず、しかもプリチャー
ジ用トランジスタを自由に配置できるので、プリチャー
ジ時間の短縮化が図れる。
プリチャージ用トランジスタにメモリセルを用いること
で、メモリセルパターンの規則性を維持しつつプリチャ
ージ用トランジスタを必要な場所に必要な数だけ配置で
きる。これによれば、メモリセルパターンの規則性を壊
さないので、歩留り低下を起こさず、しかもプリチャー
ジ用トランジスタを自由に配置できるので、プリチャー
ジ時間の短縮化が図れる。
【００１２】請求項３記載の半導体記憶装置において、
イコライズ・プリチャージ用トランジスタにメモリセル
を用いることで、メモリセルパターンの規則性を維持し
つつイコライズ・プリチャージ用トランジスタを必要な
場所に必要な数だけ配置できる。これによれば、メモリ
セルパターンの規則性を壊さないので、歩留り低下を起
こさず、しかもイコライズ・プリチャージ用トランジス
タを自由に配置できるので、イコライズ・プリチャージ
時間の短縮化が図れる。
イコライズ・プリチャージ用トランジスタにメモリセル
を用いることで、メモリセルパターンの規則性を維持し
つつイコライズ・プリチャージ用トランジスタを必要な
場所に必要な数だけ配置できる。これによれば、メモリ
セルパターンの規則性を壊さないので、歩留り低下を起
こさず、しかもイコライズ・プリチャージ用トランジス
タを自由に配置できるので、イコライズ・プリチャージ
時間の短縮化が図れる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の第１の実施例を示す回路
図である。図１に示すように、電荷を記憶するＭＯＳキ
ャパシタＣ及びその電荷を転送するＭＯＳトランジスタ
Ｔｒからなる１トランジスタ型のメモリセル１０が、ア
レイ状に配列されてメモリセルアレイ２０を構成してい
る。
に説明する。図１は、本発明の第１の実施例を示す回路
図である。図１に示すように、電荷を記憶するＭＯＳキ
ャパシタＣ及びその電荷を転送するＭＯＳトランジスタ
Ｔｒからなる１トランジスタ型のメモリセル１０が、ア
レイ状に配列されてメモリセルアレイ２０を構成してい
る。
【００１４】このメモリセルアレイ２０において、互い
に隣り合う所定の２本のワード線、本例ではワード線Ｗ
Ｌ３，ＷＬ４間の２本のダミーワード線ＤＷＬ１，ＤＷ
Ｌ２に繋がっているメモリセル１１n ，１２n （ｎ＝
０，１，２，……）は、イコライズ用のダミーのメモリ
セルとして用いられる。このダミーのメモリセル１
１n ，１２n のうち、ビット線対ＢＬ，ＢＬB に繋がっ
ているメモリセル同士が対をなしている。
に隣り合う所定の２本のワード線、本例ではワード線Ｗ
Ｌ３，ＷＬ４間の２本のダミーワード線ＤＷＬ１，ＤＷ
Ｌ２に繋がっているメモリセル１１n ，１２n （ｎ＝
０，１，２，……）は、イコライズ用のダミーのメモリ
セルとして用いられる。このダミーのメモリセル１
１n ，１２n のうち、ビット線対ＢＬ，ＢＬB に繋がっ
ているメモリセル同士が対をなしている。
【００１５】例えば、メモリセル１１1 とメモリセル１
２1 とが対をなし、この一対のメモリセル１１1 ，１２
1 相互間において、蓄積ノードＮ１，Ｎ２がショートさ
れている。これにより、両メモリセル１１1 ，１２1 の
ＭＯＳトランジスタがオンすることによってビット線対
ＢＬ，ＢＬB をショートするイコライズ回路が構成され
ている。そして、このイコライズ回路を動作させるため
のイコライズコントロール信号は、ワード線ＷＬ１，Ｗ
Ｌ２，……が非選択になった後に、２本のダミーワード
線ＤＷＬ１，ＤＷＬ２に印加され、両メモリセル１
１1 ，１２1 のＭＯＳトランジスタをオンさせるように
なっている。
２1 とが対をなし、この一対のメモリセル１１1 ，１２
1 相互間において、蓄積ノードＮ１，Ｎ２がショートさ
れている。これにより、両メモリセル１１1 ，１２1 の
ＭＯＳトランジスタがオンすることによってビット線対
ＢＬ，ＢＬB をショートするイコライズ回路が構成され
ている。そして、このイコライズ回路を動作させるため
のイコライズコントロール信号は、ワード線ＷＬ１，Ｗ
Ｌ２，……が非選択になった後に、２本のダミーワード
線ＤＷＬ１，ＤＷＬ２に印加され、両メモリセル１
１1 ，１２1 のＭＯＳトランジスタをオンさせるように
なっている。
【００１６】図２は、一対のメモリセル１１1 ，１２1
相互間において蓄積ノードＮ１，Ｎ２をショートする一
例を示すレイアウト図である。また、図３に、その断面
構造図を示す。本例におけるメモリセルは、スタック型
メモリセルであり、ビット線ＢＬが蓄積電極２１下にあ
るシールデットビット線型と呼ばれるタイプのものであ
る。このスタック型メモリセルにおいて、ポリシリコン
からなるワード線ＷＬ１，ＷＬ２，……と拡散層２２と
からメモリ用トランジスタが、又ダミーワード線ＤＷＬ
１，ＤＷＬ２と拡散層２２とからイコライズ用トランジ
スタがそれぞれ形成され、その上層に絶縁膜（図示せ
ず）を介してポリシリコンからなるビット線ＢＬが形成
されている。
相互間において蓄積ノードＮ１，Ｎ２をショートする一
例を示すレイアウト図である。また、図３に、その断面
構造図を示す。本例におけるメモリセルは、スタック型
メモリセルであり、ビット線ＢＬが蓄積電極２１下にあ
るシールデットビット線型と呼ばれるタイプのものであ
る。このスタック型メモリセルにおいて、ポリシリコン
からなるワード線ＷＬ１，ＷＬ２，……と拡散層２２と
からメモリ用トランジスタが、又ダミーワード線ＤＷＬ
１，ＤＷＬ２と拡散層２２とからイコライズ用トランジ
スタがそれぞれ形成され、その上層に絶縁膜（図示せ
ず）を介してポリシリコンからなるビット線ＢＬが形成
されている。
【００１７】拡散層２２とビット線ＢＬとはコンタクト
部２３にて接続されている。ビット線ＢＬのさらに上層
に、絶縁膜（図示せず）を介してポリシリコンからなる
蓄積電極２１が形成されている。この蓄積電極２１は、
コンタクト部２４にて拡散層２２と接続されている。さ
らに、蓄積電極２１の上層に、容量形成用絶縁膜（図示
せず）を介してセルプレート２５が形成された構造とな
っている。本例においては、一対のメモリセル１１1 ，
１２1 相互間における蓄積ノードＮ１，Ｎ２のショート
を、図３から特に明らかなように、両セルの蓄積電極２
１を接続することによって実現している。なお、図２で
は、ショートされている蓄積電極２１を太枠で示してい
る。
部２３にて接続されている。ビット線ＢＬのさらに上層
に、絶縁膜（図示せず）を介してポリシリコンからなる
蓄積電極２１が形成されている。この蓄積電極２１は、
コンタクト部２４にて拡散層２２と接続されている。さ
らに、蓄積電極２１の上層に、容量形成用絶縁膜（図示
せず）を介してセルプレート２５が形成された構造とな
っている。本例においては、一対のメモリセル１１1 ，
１２1 相互間における蓄積ノードＮ１，Ｎ２のショート
を、図３から特に明らかなように、両セルの蓄積電極２
１を接続することによって実現している。なお、図２で
は、ショートされている蓄積電極２１を太枠で示してい
る。
【００１８】図４は、一対のメモリセル１１1 ，１２1
相互間において蓄積ノードＮ１，Ｎ２をショートする他
の例を示すレイアウト図である。また、図５に、その断
面構造図を示す。本例においては、一対のメモリセル１
１1 ，１２1 相互間における蓄積ノードＮ１，Ｎ２のシ
ョートを、図５から特に明らかなように、両セルの拡散
層２２を接続することによって実現している。なお、図
４では、ショートされている拡散層２２を太枠で示して
いる。
相互間において蓄積ノードＮ１，Ｎ２をショートする他
の例を示すレイアウト図である。また、図５に、その断
面構造図を示す。本例においては、一対のメモリセル１
１1 ，１２1 相互間における蓄積ノードＮ１，Ｎ２のシ
ョートを、図５から特に明らかなように、両セルの拡散
層２２を接続することによって実現している。なお、図
４では、ショートされている拡散層２２を太枠で示して
いる。
【００１９】上述した回路構成及びレイアウト構成を採
ることで、ビット線対ＢＬ，ＢＬBをショートして等電
位にするためのイコライズが可能となる。すなわち、上
記構成のイコライズ回路を備えたダイナミックＲＡＭに
おいて、ワード線ＷＬ１，ＷＬ２，……が非選択になっ
た後、イコライズ用のダミーワード線ＤＷＬ１，ＤＷＬ
２を選択することにより、例えばメモリセル１１1 ，１
２1 の各ＭＯＳトランジスタがオンとなってビット線対
ＢＬ，ＢＬB をショートするため、イコライズを実現で
きる。なお、上記各例では、一対のメモリセル１１1 ，
１２1 相互間において、両セルの蓄積電極２１又は拡散
層２２を接続することによって両セルの蓄積ノードＮ
１，Ｎ２をショートすることを実現しているが、両セル
の蓄積電極２１及び拡散層２２の双方を接続するように
しても良いことは勿論である。
ることで、ビット線対ＢＬ，ＢＬBをショートして等電
位にするためのイコライズが可能となる。すなわち、上
記構成のイコライズ回路を備えたダイナミックＲＡＭに
おいて、ワード線ＷＬ１，ＷＬ２，……が非選択になっ
た後、イコライズ用のダミーワード線ＤＷＬ１，ＤＷＬ
２を選択することにより、例えばメモリセル１１1 ，１
２1 の各ＭＯＳトランジスタがオンとなってビット線対
ＢＬ，ＢＬB をショートするため、イコライズを実現で
きる。なお、上記各例では、一対のメモリセル１１1 ，
１２1 相互間において、両セルの蓄積電極２１又は拡散
層２２を接続することによって両セルの蓄積ノードＮ
１，Ｎ２をショートすることを実現しているが、両セル
の蓄積電極２１及び拡散層２２の双方を接続するように
しても良いことは勿論である。
【００２０】図６は、本発明の第２の実施例を示す回路
図であり、図中、図１と同等部分には同一符号を付して
示してある。本実施例では、第１の実施例の場合と同様
の構造のメモリセル２０において、例えばワード線ＷＬ
３，ＷＬ４間の２本のダミーワード線ＤＷＬ１，ＤＷＬ
２に繋がっているメモリセル１１n ，１２n （ｎ＝０，
１，２，……）は、プリチャージ用のダミーのメモリセ
ルとなっている。
図であり、図中、図１と同等部分には同一符号を付して
示してある。本実施例では、第１の実施例の場合と同様
の構造のメモリセル２０において、例えばワード線ＷＬ
３，ＷＬ４間の２本のダミーワード線ＤＷＬ１，ＤＷＬ
２に繋がっているメモリセル１１n ，１２n （ｎ＝０，
１，２，……）は、プリチャージ用のダミーのメモリセ
ルとなっている。
【００２１】この一対のメモリセル１１1 ，１２1 の各
々において、蓄積ノードＮ１，Ｎ２とセルプレート２５
とがショートされている。これにより、一対のメモリセ
ル１１1 ，１２1 のＭＯＳトランジスタがオンし、ビッ
ト線ＢＬ，ＢＬB をセルプレート２５の電位Ｖcpにプリ
チャージするプリチャージ回路が構成されている。そし
て、このプリチャージ回路を動作させるためのプリチャ
ージコントロール信号は、ワード線ＷＬ１，ＷＬ２，…
…が非選択になった後に、２本のダミーワード線ＤＷＬ
１，ＤＷＬ２に印加され、両メモリセル１１1 ，１２1
のＭＯＳトランジスタをオンさせるようになっている。
々において、蓄積ノードＮ１，Ｎ２とセルプレート２５
とがショートされている。これにより、一対のメモリセ
ル１１1 ，１２1 のＭＯＳトランジスタがオンし、ビッ
ト線ＢＬ，ＢＬB をセルプレート２５の電位Ｖcpにプリ
チャージするプリチャージ回路が構成されている。そし
て、このプリチャージ回路を動作させるためのプリチャ
ージコントロール信号は、ワード線ＷＬ１，ＷＬ２，…
…が非選択になった後に、２本のダミーワード線ＤＷＬ
１，ＤＷＬ２に印加され、両メモリセル１１1 ，１２1
のＭＯＳトランジスタをオンさせるようになっている。
【００２２】図７は、第２の実施例の場合におけるメモ
リセルの断面構造図である。同図において、一対のメモ
リセル１１1 ，１２1 の各々における蓄積ノードＮ１，
Ｎ２とセルプレート２５とのショートを、プリチャージ
に使用するメモリセルの容量形成用絶縁膜（図示せず）
の一部又は全部を除去し、蓄積電極２１とセルプレート
２５とを接続することによって実現している。
リセルの断面構造図である。同図において、一対のメモ
リセル１１1 ，１２1 の各々における蓄積ノードＮ１，
Ｎ２とセルプレート２５とのショートを、プリチャージ
に使用するメモリセルの容量形成用絶縁膜（図示せず）
の一部又は全部を除去し、蓄積電極２１とセルプレート
２５とを接続することによって実現している。
【００２３】上記構成のプリチャージ回路を備えたダイ
ナミックＲＡＭにおいて、ワード線ＷＬ１，ＷＬ２，…
…が非選択になった後、プリチャージ用のダミーワード
線ＤＷＬ１，ＤＷＬ２を選択することにより、例えばメ
モリセル１１1 ，１２1 の各ＭＯＳトランジスタがオン
となってビット線ＢＬ，ＢＬB をプリチャージする。こ
のとき、ビット線ＢＬは、セルプレート２５の電位Ｖcp
までプリチャージされる。なお、プリチャージレベルを
セルプレート２５の電位Ｖcpとは異なる電位にする場合
は、プリチャージに使用するメモリセルのセルプレート
を通常のメモリセルのセルプレートと分離し、異なる電
位を印加することで実現できる。
ナミックＲＡＭにおいて、ワード線ＷＬ１，ＷＬ２，…
…が非選択になった後、プリチャージ用のダミーワード
線ＤＷＬ１，ＤＷＬ２を選択することにより、例えばメ
モリセル１１1 ，１２1 の各ＭＯＳトランジスタがオン
となってビット線ＢＬ，ＢＬB をプリチャージする。こ
のとき、ビット線ＢＬは、セルプレート２５の電位Ｖcp
までプリチャージされる。なお、プリチャージレベルを
セルプレート２５の電位Ｖcpとは異なる電位にする場合
は、プリチャージに使用するメモリセルのセルプレート
を通常のメモリセルのセルプレートと分離し、異なる電
位を印加することで実現できる。
【００２４】図８は、本発明の第３の実施例を示す回路
図であり、図中、図１と同等部分には同一符号を付して
示してある。本実施例の構成は、第１の実施例と第２の
実施例とを組み合わせた構成となっている。すなわち、
一対のメモリセル１１1 ，１２1 相互間において蓄積ノ
ードＮ１，Ｎ２をショートするとともに、一対のメモリ
セル１１1 ，１２1 の各々における蓄積ノードＮ１，Ｎ
２とセルプレート２５とをショートし、同一のメモリセ
ルを用いてイコライズ回路及びプリチャージ回路を実現
したものである。
図であり、図中、図１と同等部分には同一符号を付して
示してある。本実施例の構成は、第１の実施例と第２の
実施例とを組み合わせた構成となっている。すなわち、
一対のメモリセル１１1 ，１２1 相互間において蓄積ノ
ードＮ１，Ｎ２をショートするとともに、一対のメモリ
セル１１1 ，１２1 の各々における蓄積ノードＮ１，Ｎ
２とセルプレート２５とをショートし、同一のメモリセ
ルを用いてイコライズ回路及びプリチャージ回路を実現
したものである。
【００２５】構造的にも、図９に示すように、第１の実
施例の構造（例えば、図３に示す構造）と第２の実施例
の構造（図７に示す構造）とを組み合わせることによっ
て実現できる。上記構成のイコライズ回路及びプリチャ
ージ回路を備えたダイナミックＲＡＭにおいて、ワード
線ＷＬ１，ＷＬ２，……が非選択になった後、イコライ
ズ・プリチャージ用のダミーワード線ＤＷＬ１，ＤＷＬ
２を選択することにより、イコライズ及びビット線のプ
リチャージを実現できる。
施例の構造（例えば、図３に示す構造）と第２の実施例
の構造（図７に示す構造）とを組み合わせることによっ
て実現できる。上記構成のイコライズ回路及びプリチャ
ージ回路を備えたダイナミックＲＡＭにおいて、ワード
線ＷＬ１，ＷＬ２，……が非選択になった後、イコライ
ズ・プリチャージ用のダミーワード線ＤＷＬ１，ＤＷＬ
２を選択することにより、イコライズ及びビット線のプ
リチャージを実現できる。
【００２６】なお、上記各実施例においては、スタック
型のシールデットビット線のメモリセルを用いたダイナ
ミックＲＡＭに適用した場合について説明したが、これ
に限定されるものではなく、他の型のメモリセルを用い
たダイナミックＲＡＭにも適用可能である。
型のシールデットビット線のメモリセルを用いたダイナ
ミックＲＡＭに適用した場合について説明したが、これ
に限定されるものではなく、他の型のメモリセルを用い
たダイナミックＲＡＭにも適用可能である。
【００２７】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、イコライズ用トランジスタにダミーのメモ
リセルを用い、メモリセルパターンの規則性を維持しつ
つイコライズ用トランジスタを必要な場所に必要な数だ
け配置できるようにしたことにより、メモリセルパター
ンの規則性を壊さないので、歩留り低下を起こさず、し
かもイコライズ用トランジスタを自由に配置できるの
で、イコライズ時間の短縮化が図れることになる。
明によれば、イコライズ用トランジスタにダミーのメモ
リセルを用い、メモリセルパターンの規則性を維持しつ
つイコライズ用トランジスタを必要な場所に必要な数だ
け配置できるようにしたことにより、メモリセルパター
ンの規則性を壊さないので、歩留り低下を起こさず、し
かもイコライズ用トランジスタを自由に配置できるの
で、イコライズ時間の短縮化が図れることになる。
【００２８】請求項２記載の発明によれば、プリチャー
ジ用トランジスタにダミーのメモリセルを用い、メモリ
セルパターンの規則性を維持しつつプリチャージ用トラ
ンジスタを必要な場所に必要な数だけ配置できるように
したことにより、メモリセルパターンの規則性を壊さな
いので、歩留り低下を起こさず、しかもプリチャージ用
トランジスタを自由に配置できるので、プリチャージ時
間の短縮化が図れることになる。
ジ用トランジスタにダミーのメモリセルを用い、メモリ
セルパターンの規則性を維持しつつプリチャージ用トラ
ンジスタを必要な場所に必要な数だけ配置できるように
したことにより、メモリセルパターンの規則性を壊さな
いので、歩留り低下を起こさず、しかもプリチャージ用
トランジスタを自由に配置できるので、プリチャージ時
間の短縮化が図れることになる。
【００２９】請求項３記載の発明によれば、イコライズ
・プリチャージ用トランジスタにメモリセルを用い、メ
モリセルパターンの規則性を維持しつつイコライズ・プ
リチャージ用トランジスタを必要な場所に必要な数だけ
配置できるようにしたことにより、メモリセルパターン
の規則性を壊さないので、歩留り低下を起こさず、しか
もイコライズ・プリチャージ用トランジスタを自由に配
置できるので、イコライズ・プリチャージ時間の短縮化
が図れることになる。
・プリチャージ用トランジスタにメモリセルを用い、メ
モリセルパターンの規則性を維持しつつイコライズ・プ
リチャージ用トランジスタを必要な場所に必要な数だけ
配置できるようにしたことにより、メモリセルパターン
の規則性を壊さないので、歩留り低下を起こさず、しか
もイコライズ・プリチャージ用トランジスタを自由に配
置できるので、イコライズ・プリチャージ時間の短縮化
が図れることになる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】一対のメモリセル相互間において蓄積ノードを
ショートする場合の一例を示すレイアウト図である。
ショートする場合の一例を示すレイアウト図である。
【図３】図２の場合の断面構造図である。
【図４】一対のメモリセル相互間において蓄積ノードを
ショートする場合の他の例を示すレイアウト図である。
ショートする場合の他の例を示すレイアウト図である。
【図５】図４の場合の断面構造図である。
【図６】本発明の第２の実施例を示す回路図である。
【図７】第２の実施例の場合の断面構造図である。
【図８】本発明の第３の実施例を示す回路図である。
【図９】第３の実施例の場合の断面構造図である。
【図１０】従来例を示す回路図である。
【図１１】メモリセルアレイの微細化前（Ａ）と微細化
後（Ｂ）の構成図である。
後（Ｂ）の構成図である。
１０ メモリセル １１，１２ ダミーのメモリセル ２０ メモリセルアレイ ２１ 蓄積電極 ２２ 拡散層 ２３，２４ コンタクト部 ２５ セルプレート Ｎ１，Ｎ２ 蓄積ノード
Claims (3)
- 【請求項１】 メモリセルアレイのビット線対を短絡す
るイコライズ回路を備えた半導体記憶装置であって、 前記イコライズ回路は、前記メモリセルアレイの互いに
隣り合う所定の２本のワード線とビット線対の各々との
間に接続された一対のメモリセルによって構成されると
ともに、前記一対のメモリセル相互間において蓄積ノー
ドがショートされており、 前記２本のワード線にイコライズコントロール信号が印
加されることを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルアレイのビット線をプリチャ
ージするプリチャージ回路を備えた半導体記憶装置であ
って、 前記プリチャージ回路は、前記メモリセルアレイの互い
に隣り合う所定の２本のワード線とビット線対の各々と
の間に接続された一対のメモリセルによって構成される
とともに、前記一対のメモリセルの各々において蓄積ノ
ードとセルプレートがショートされており、 前記２本のワード線にプリチャージコントロール信号が
印加されることを特徴とする半導体記憶装置。 - 【請求項３】 メモリセルアレイのビット線対を短絡す
るイコライズ回路及びビット線をプリチャージするプリ
チャージ回路を備えた半導体記憶装置であって、 前記イコライズ回路が請求項１記載のイコライズ回路か
らなり、前記プリチャージ回路が請求項２記載のプリチ
ャージ回路からなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31115693A JP3208626B2 (ja) | 1993-11-16 | 1993-11-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31115693A JP3208626B2 (ja) | 1993-11-16 | 1993-11-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142606A JPH07142606A (ja) | 1995-06-02 |
| JP3208626B2 true JP3208626B2 (ja) | 2001-09-17 |
Family
ID=18013778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31115693A Expired - Fee Related JP3208626B2 (ja) | 1993-11-16 | 1993-11-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208626B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131794A (ja) * | 1997-07-14 | 1999-02-02 | Fujitsu Ltd | 半導体記憶装置 |
| KR100562646B1 (ko) * | 2004-12-22 | 2006-03-20 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| KR100772700B1 (ko) * | 2006-06-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 셀어레이에 비트라인균등화부를 갖는 메모리장치 및비트라인균등화부를 셀어레이에 배치하는 방법. |
| JP5922994B2 (ja) * | 2012-06-13 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | Ｄｒａｍ装置 |
-
1993
- 1993-11-16 JP JP31115693A patent/JP3208626B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142606A (ja) | 1995-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6501672B1 (en) | Dynamic random access memory (DRAM) capable of canceling out complementary noise developed in plate electrodes of memory cell capacitors | |
| US6535451B2 (en) | Semiconductor memory | |
| JP2004193483A (ja) | 半導体記憶装置 | |
| US4086662A (en) | Memory system with read/write control lines | |
| JPS5826830B2 (ja) | 集積回路メモリ・アレイ | |
| JPH04258881A (ja) | 半導体メモリセル | |
| TW200414194A (en) | Semiconductor memory device | |
| EP0197639B1 (en) | Semiconductor memory device | |
| JP3397499B2 (ja) | 半導体記憶装置 | |
| US6178121B1 (en) | Semiconductor memory device, semiconductor device, and electronic apparatus using the semiconductor device | |
| US5500815A (en) | Semiconductor memory | |
| JPH06349267A (ja) | 半導体記憶装置 | |
| US4980864A (en) | Semiconductor dynamic random access memory with relaxed pitch condition for sense amplifiers and method of operating the same | |
| JP3208626B2 (ja) | 半導体記憶装置 | |
| JP3237971B2 (ja) | 半導体記憶装置 | |
| JP3281304B2 (ja) | 半導体集積回路装置 | |
| US6597599B2 (en) | Semiconductor memory | |
| JP2003030981A (ja) | 半導体記憶装置 | |
| US5563434A (en) | Semiconductor memory device having capacitor of thin film transistor structure | |
| JP2003332532A (ja) | 半導体装置 | |
| JP2001015710A (ja) | 半導体記憶装置 | |
| JPH0845279A (ja) | 不揮発性半導体記憶装置及びその操作方法 | |
| JP2001185702A (ja) | 半導体記憶装置 | |
| JPS62256297A (ja) | 半導体メモリ | |
| JPH05198178A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |