JP4065361B2 - 複数のメモリセルを有するメモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、それぞれ少なくとも１つの強誘電性のメモリキャパシタと選択トランジスタとを有しており、ワード線とビット線対とを介して駆動され、センスアンプでビット線対を介して基準セル対から得られた基準信号と読み出し信号とを比較可能である、複数のメモリセルを有するメモリ装置に関する。
【０００２】
【従来の技術】
周知のように、例えばタンタル酸ビスマスバリウム、タンタル酸ストロンチウムビスマスＳＢＴ、またはジルコン酸チタン酸鉛ＰＺＴから成る強誘電体を用いて不揮発性メモリ装置を構成することができる。このようなメモリ装置では、個々のメモリセルはそれぞれ１つの選択トランジスタとメモリキャパシタとから成っており、メモリキャパシタはＳＢＴまたはＰＺＴから成る強誘電体を備えているいわゆる“１Ｔ／１Ｃセルコンセプト”が行われている。この１Ｔ／１Ｃセルコンセプトでは基本的に従来のＤＲＡＭ（ダイナミックな書き込み／読み出しメモリ）と同様のメモリ密度を達成することができる。
【０００３】
強誘電性のメモリキャパシタ、いわゆるＦｅＲＡＭメモリセルを有するメモリセルの読み出し時には、本来の情報をメモリセルから読み出す前にまず基準電圧を形成しなければならない。これは基準メモリセル対の読み出しにより行うことができる。基準電圧が基準メモリセル対から得られた後にはじめて本来のメモリセルが読み出され、このメモリセルから得られた読み出し信号が予め形成された基準電圧とセンスアンプ内で比較されて評価される。
【０００４】
このように必然的に“シリアルな”読み出しサイクルには基準電圧と本来の読み出し信号とが時間的に連続して発生されるので、比較的長い時間がかかる。従来はどのようにすればこの比較的長い持続時間を最小限にまで短縮することができるかという考察は存在しなかった。
【０００５】
これは主として、従来ＦｅＲＡＭメモリセルすなわち強誘電性メモリセルから成るメモリセル装置の読み出しの際にはＤＲＡＭの読み出しと同様の手法が用いられてきたことによっている。読み出すべきメモリセルは例えばＳＢＴまたはＰＺＴから成る強誘電体を有するメモリキャパシタを備えており、メモリセルの選択トランジスタを介してビット線に接続されている。キャパシタンスの比のためにビット線上には数１００ｍＶのオーダの利用信号が生じる。比較的小さなこの利用信号はセンスアンプ内で完全な論理レベルまで増幅される。ただしこのためにセンスアンプは基準電圧を必要とし、この基準電圧は有利には論理０および論理１をメモリセルから読み出す際にそれぞれ得られる電圧の平均値である。基準電圧はビット線対上で相反する情報すなわち０および１を含む２つの基準セルが読み出されることにより形成される。ビット線対を接続する短絡により、予め得られた２つの読み出し信号の算術平均値が得られる。このようにして形成された平均値を有する基準信号は、２つのビット線のうち一方ではそのままにされ、他方のビット線で読み出すべきメモリセルが活性化される。センスアンプで読み出された電圧と基準電圧とが比較され、次に完全な論理レベルまで増幅される。
【０００６】
次に図４〜図６に即して、従来のシリアルなアクセスサイクルを有する既存の強誘電性メモリ装置におけるセンスアンプのコンセプトを説明する。図４には強誘電性のメモリキャパシタＣferroと選択トランジスタＴＧとから成るメモリセルが示されている。ここでは選択トランジスタＴＧのソースおよびドレインはビット線ＢＬに接続されており、選択トランジスタＴＧのゲートはワード線ＷＬに接続されている。強誘電性のメモリキャパシタＣferroは選択トランジスタＴＧのソースおよびドレインと共通のプレート電圧ＰＬとの間に存在している。
【０００７】
図１、３、５には図４に示されているものに対応する参照番号ないし符号により同じタイプのメモリセルが示されている。
【０００８】
図５には従来のメモリ装置の回路の構造が示されている。このメモリ装置はシリアルのアクセスサイクルのための一般的なセンスアンプのコンセプトを有している。この従来のメモリ装置では、ビット線対ＢＬ＜０＞およびｂＢＬ＜０＞が選択トランジスタＳを介してセンスアンプＳＡ＜０＞ に接続されており、ＢＬ＜１＞およびｂＢＬ＜１＞が選択トランジスタＳを介してセンスアンプＳＡ ＜１＞に接続されている。重要なのは既存のこのメモリ装置では基準セルＲと読み出すべきセルＬとがそれぞれ電気的に同じビット線対ＢＬ＜０＞およびｂＢＬ＜０＞、またはＢＬ＜１＞およびｂＢＬ＜１＞に接続されている点である。これにより基準セルＲを介してただ１つの基準電圧の連続的な形成と、続いてメモリセルＬの読み出しとが可能になる。
【０００９】
この基準電圧の連続的な形成と続くメモリセルＬの読み出しとを次に図６に即して詳細に説明する。
【００１０】
読み出しサイクルは例えばｔ＝１０ｎｓでスキャン信号またはストロボ信号の負のエッジによって開始される。その後続いて基準電圧ｒｅｆの形成が時間範囲Ａ内で行われる。このためにまず例えば２つのビット線ＢＬ＜０＞およびｂＢＬ＜０＞が０Ｖまで放電される（図６の“ｐｒｅ”過程を参照）。続いて基準ワード線ＲＥＦＷＬ＜０３＞、ＲＥＦＷＬ＜１２＞とビット線ＢＬ＜０＞およびｂＢＬ＜０＞との間のインタフェースにおける２つの基準セルＲが反転した情報によって読み出され、これにより信号“ｒｅｆ”が生じる。次に２つのビット線ＢＬ＜０＞およびｂＢＬ＜０＞を短絡トランジスタＳＧを介して短絡させることにより、基準セルＲの基準電圧の算術平均値が形成される（図６の時間範囲“ｓｈｏｒｔ”参照）。前述の短絡トランジスタは短絡線路ＳＨＴ＜０＞またはＳＨＴ＜１＞を介して駆動制御される。
【００１１】
次の時間範囲Ｂでは読み出すべきビット線すなわち例えばビット線ＢＬ＜０＞が０Ｖまで放電される（図６の時間範囲“ｐｒｅｒｅｄ”参照）。その後メモリセルが読み出される（図６の時間範囲“ｒｅａｄ”参照）。
【００１２】
ここで読み出すべきビット線ＢＬ＜０＞に、読み出すべきメモリセルＬのメモリ内容に応じて基準電圧よりも小さいか、または大きい電圧が印加される。時間Ｃ中の続く増幅過程においてはこの小さな電圧が完全な論理レベルまで増幅される（時間範囲“ｓｅｎｓｅ”参照）。
【００１３】
ほぼｔ＝７０ｎｓすなわち読み出しサイクルの開始後ほぼ６０ｎｓで、読み出された情報がデータ線路ＬＤＱ＜０＞、ｂＬＤＱ＜０＞上で更なる処理のために使用可能となる。続いて情報の基準セルＲへのライティングバックが行われ（時間範囲“ｗｒｉｔｅ ｂａｃｋ”参照）、時間範囲Ｄ中に静止状態へ戻る。
【００１４】
図５には付加的にスイッチングトランジスタＳが示されている。このトランジスタは制御線路ＭＵＸ＜０＞、ＭＵＸ＜１＞を介して駆動可能であり、個々のビット線ＢＬ＜０＞、ｂＢＬ＜０＞、ＢＬ＜１＞、ｂＢＬ＜１＞はセンスアンプＳＡ＜０＞、ＳＡ＜１＞に接続されている。メモリセルＬはそれぞれビット線ＢＬ＜０＞、ｂＢＬ＜０＞、ＢＬ＜１＞、ｂＢＬ＜１＞のインタフェースでワード線ビット線ＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、．．．ＷＬ＜０＋ｎ＊４＞、ＷＬ＜１＋ｎ＊４＞、ＷＬ＜２＋ｎ＊４＞、ＷＬ＜３＋ｎ＊４＞に接続されている。メモリセルＬはこの場合セルフィールドを形成しており、このことは図５に概略的に示されている。
【００１５】
【発明が解決しようとする課題】
本発明の課題は、読み出しサイクルの時間が著しく低減されるメモリ装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明は、１つのセンスアンプに隣接する２つのビット線対が配属されており、２つの短絡素子がセンスアンプに対向する側のビット線端部に配置されており、第１の短絡素子が第１のビット線対の第１のビット線と第２のビット線対の第１のビット線とを接続しており、第２の短絡素子が第１のビット線対の第２のビット線と第２のビット線対の第２のビット線とを接続しており、第１のビット線対を介して基準信号がセンスアンプへ印加され、同時に第２のビット線対を介して読み出し信号がセンスアンプへ印加される構成により解決される。
【００１７】
【発明の実施の形態】
本発明の回路装置では既存のコンセプトを比較的わずかに回路技術的に変更することによってメモリセルの読み出しアクセスをほぼ３０％低減することができる。このことを以下に詳細に説明する。変更は基本的には、短絡素子すなわち上述のトランジスタＳＧを介して、隣接するビット線同士ではなく１つ置いたビット線同士を相互に接続する点にある。したがって短絡素子はそれぞれ１つ置きにビット線を相互接続する。この短絡素子は有利にはセルフィールドのセンスアンプに対向する端部に配置される。なぜならこの個所では回路のレイアウトにおいて隣接するビット線のクロスオーバーが容易に実現できるからである。利用されるビット線対を並列に配置することにより、それぞれ活性のメモリセルおよび基準セルがメモリセルフィールドの同じブロック内で比較的密に並ぶ。このことは障害耐性にプラスに作用する。読み出し信号および基準信号は選択トランジスタＳを介してそれぞれのセンスアンプの入力側に接続されている。選択トランジスタを使用することにより同時に、必要なセンスアンプの数ひいてはセンスアンプに必要な半導体チップの表面積が１／２となる。
【００１８】
本発明の有利な実施形態では、各ビット線対のビット線はイニシャライズトランジスタを介して相互接続されている。この実施形態では２つの制御線路はもはやプリチャージのためにではなく、２つのビット線の短絡のために使用される。
【００１９】
本発明の別の実施形態によれば、各ビット線には別個に駆動可能なビット線選択トランジスタが設けられている。このためビット線対のビット線選択トランジスタを全て個別に駆動することができる。その際に短絡素子は隣接するビット線ではなく、１つ置きのビット線を相互に接続する。
【００２０】
【実施例】
以下に本発明を図に即して詳細に説明する。
【００２１】
図４〜図６はすでに説明した。図１〜図３では図４〜図６のそれぞれ対応する構成素子と同じ参照番号を使用している。これらの構成素子については個々には説明しない。
【００２２】
図１には本発明のメモリ装置の実施例が示されている。ここでは図５の既存のメモリ装置とは異なり、電界効果トランジスタの形の短絡素子ＳＧ’は隣接するビット線ではなく１つ置きのビット線を相互に接続している。このことはビット線ＢＬ＜０＞、ＢＬ＜１＞またはｂＢＬ＜０＞、ｂＢＬ＜１＞によって示されている。さらにこの場合２つの制御線路ＩＮＩＴ＜０＞、ＩＮＩＴ＜１＞はプリチャージに使用されるのではなく、２つのビット線ＢＬ＜０＞、ＢＬ＜１＞またはｂＢＬ＜０＞、ｂＢＬ＜１＞の短絡に用いられる。有利には短絡素子ＳＧ’はそれぞれ１つ置きのビット線を相互接続しており、セルフィールドのセンスアンプＳＡに対向する端部側に配置されている。これはこの個所であれば回路のレイアウトにおいて隣接するビット線のクロスオーバーが容易に実現できるからである。利用されるビット線対を並列に配置することにより、それぞれ活性のメモリセルＬおよび基準セルＲがメモリセルフィールドの同じブロック内で比較的密に並ぶ。このことは障害耐性にプラスに作用する。読み出し信号および基準信号は選択トランジスタＳを介してセンスアンプＳＡ＜０１＞の入力側に接続されている。選択トランジスタＳを使用することにより同時に、必要なセンスアンプＳＡの数ひいてはセンスアンプに必要な半導体チップの表面積が１／２となる。
【００２３】
図１のメモリ装置によれば読み出しアクセスにかかる時間を著しく短縮することができる。共通のセンスアンプＳＡ＜０１＞は制御線路ＭＵＸＡ、ＭＵＸＢに接続されている４つの選択トランジスタＳを介して、２つのビット線対ＢＬ＜０＞、ＢＬ＜１＞、またはｂＢＬ＜０＞、ｂＢＬ＜１＞に接続されている。例えばワード線ＷＬ＜０＞の交点のメモリセルＬがビット線ＢＬ＜０＞によって読み出される場合、基準信号を得るにはワード線ｂＲＥＦＷＬとビット線ｂＢＬ＜０＞との交点の基準セルＲ、およびワード線ｂＲＥＦＷＬとｂＢＬ＜１＞との交点の基準セルＲが使用される。読み出すべきビット線の放電（“ｐｒｅｃｈａｒｇｅ”）は線路ＰＲＥ＜０＞上の信号によって行われ、基準ビット線の放電は線路ＰＲＥ＜０＞、ＰＲＥ＜１＞、ＩＮＩＴ＜０＞上の信号によって行われる。線路ＩＮＩＴ＜１＞上の信号はこの場合は不活性のままである。
【００２４】
反対にワード線ＷＬ＜０＞とビット線ＢＬ＜１＞との交点のメモリセルＬが読み出される場合、読み出すべきビット線の放電（“ｐｒｅｃｈａｒｇｅ”）は線路ＰＲＥ＜１＞および線路ＩＮＩＴ＜１＞上の信号によって行われ、基準ビット線の放電は線路ＰＲＥ＜１＞およびｂＳＨＴ上の信号によって行われる。換言すれば、ここでは短絡線路ｂＳＨＴの短絡素子ＳＧ’は基準ビット線の放電のためにも用いられ、これにより付加的な制御線路を節約することができる。
【００２５】
図２には図６と同様に、図１の実施例に相応する読み出しサイクルの信号特性が示されている。この読み出しサイクルは再びｔ＝１０ｎｓでＳＴＢ信号の負のエッジによって開始される。基準電圧の形成（図６の時間範囲Ａ）とメモリセルの読み出し（図６の時間範囲Ｂ）とは同時に、導電接続されていないビット線対において開始される。ビット線ｂＢＬ＜０＞およびｂＢＬ＜１＞が０Ｖまで放電され（時間範囲“ｐｒｅ”参照）、続いて２つの基準セルＲが反転した情報によって読み出される（時間範囲“ｒｅｆ”参照）。次に２つのビット線を短絡素子ＳＧ’を用いて短絡線路ｂＳＨＴを介して短絡させることにより、算術平均値が形成される（時間範囲“ｓｈｏｒｔ”参照）。
【００２６】
同時に、読み出すべきビット線ＢＬ＜０＞が０Ｖまで放電される（時間範囲“ｐｒｅｒｅｄ”参照）。その後メモリセルＬが読み出される（時間範囲“ｒｅａｄ”参照）。その後２つのスイッチングトランジスタＳを介して線路ＭＵＸＡにより読み出し信号がビット線ＢＬ＜０＞へ切り換えられ、一方で基準信号がビット線ｂＢＬ＜１＞およびセンスアンプＳＡ＜０１＞へ送出される。センスアンプＳＡ＜０１＞は時間範囲Ｃ中に差信号を増幅する（図２の“ｓｅｎｓｅ”参照）。ほぼｔ＝５０ｎｓすなわち読み出しサイクルの開始後ほぼ４０ｎｓで、読み出された情報がデータ線路ＬＤＱ＜０１＞、ｂＬＤＱ＜０１＞上で更なる処理のために使用可能となる。続いて情報が基準メモリセルＲへライティングバックされ（時間範囲“ｗｒｉｔｅ ｂａｃｋ”参照）、静止状態へ戻る（図２の時間範囲Ｄを参照）。
【００２７】
並列的な読み出し方法により、適当なデータを準備するのにかかる時間は約６０ｎｓから約４０ｎｓまで低減される。この場合低減されたアクセス時間はちょうど読み出すべきビット線のプリチャージ（“ｐｒｅｒｅｄ”とメモリセルの読み出し（“ｒｅａｄ”）のための時間に相当する。
【００２８】
アクセス時間の低減は図２と図６とを比較してみれば直ちにわかる。図６に比べて本発明のメモリ装置では時間範囲“Ｂ”が節約されており、このことがメモリ装置の読み出し時間の著しい低減を意味している。読み出し時間の低減に必要な付加的な回路コストは実質的には無視できるものであり、このことは図１の実施例と図５の従来のメモリ装置とを比較することによって明らかである。この場合特に本発明のメモリ装置ではセンスアンプの数が１／２になることに注意されたい。このことは別のスイッチングトランジスタにかかる付加的なコストにより容易に埋め合わされる。
【００２９】
図３には本発明のメモリ装置の別の実施例が示されている。２つのビット線対ＢＬ＜０＞、ｂＢＬ＜０＞またはＢＬ＜１＞、ｂＢＬ＜１＞のスイッチングトランジスタＳは全て個別に駆動され、短絡線路ＳＨＴないしｂＳＨＴの短絡素子ＳＧ’は隣接するビット線（図５を参照）ではなく、１つ置きのビット線を相互に接続する。これは図１の実施例と同様である。図３の実施例においても図１の実施例と同様に共通のセンスアンプＳＡ＜０１＞は制御線路ＭＵＸ＜０＞、ｂＭＵＸ＜０＞、ＭＵＸ＜１＞、ｂＭＵＸ＜１＞によって駆動される４つのスイッチングトランジスタＳを介して、２つのビット線対ＢＬ＜０＞、ｂＢＬ＜０＞、ないしＢＬ＜１＞、ｂＢＬ＜１＞に接続されている。
【００３０】
例えばワード線ＷＬ＜０＞とビット線ＢＬ＜０＞との交点のメモリセルＬが読み出される場合も、図１の実施例に対し上述の図２に即して説明されたのと同様の手段で行われる。
【００３１】
図３の実施例によっても読み出しサイクルは約４０ｎｓまで低減することができる。これは従来技術（図５を参照）に比べて約１／３の時間利得を意味している。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図である。
【図２】図１の実施例の読み出し過程の時間的な特性を示す図である。
【図３】本発明の第２の実施例の回路図である。
【図４】メモリセルの概略図である。
【図５】従来のメモリ装置の回路図である。
【図６】図５のメモリ装置の読み出し過程の特性を示す図である。
【符号の説明】
ＴＧ 選択トランジスタ
ＢＬ ビット線
ＷＬ ワード線
ＳＡ センスアンプ
ＲＥＦＷＬ 基準ワード線
ＳＧ 短絡トランジスタ
Ｒ 基準セル
ＩＮＩＴ、ＭＵＸ 制御線路
ＳＨＴ 短絡線路
Ｓ スイッチングトランジスタ

Claims (3)

1. それぞれ少なくとも１つの強誘電性のメモリキャパシタ（Ｃferro）と選択トランジスタ（ＴＧ）とを有しており、
   ワード線（ＷＬ＜０＞、ＷＬ＜１＞、．．．）とビット線対（ＢＬ＜０＞、ｂＢＬ＜０＞；ＢＬ＜１＞、ｂＢＬ＜１＞）とを介して駆動され、
   センスアンプ（ＳＡ＜１＞）でビット線対を介して基準セル対（Ｒ）から得られた基準信号と読み出し信号とを比較可能であり、
   各ビット線（ＢＬ＜０＞、ｂＢＬ＜０＞、ＢＬ＜１＞、ｂＢＬ＜１＞）に個別に駆動可能なビット線スイッチングトランジスタ（Ｓ）が接続されている、
   複数のメモリセル（Ｌ）を有するメモリ装置において、
   １つのセンスアンプ（ＳＡ＜１＞）に隣接する２つのビット線対（ＢＬ＜０＞、ｂＢＬ＜０＞；ＢＬ＜１＞、ｂＢＬ＜１＞）が配属されており、
   ２つの短絡素子（ＳＧ’）がセンスアンプ（ＳＡ＜１＞）に対向する側のビット線端部に配置されており、第１の短絡素子が第１のビット線対（ＢＬ＜０＞、ｂＢＬ＜０＞）の第１のビット線（ＢＬ＜０＞）と第２のビット線対（ＢＬ＜１＞、ｂＢＬ＜１＞）の第１のビット線（ＢＬ＜１＞）とを接続しており、第２の短絡素子が第１のビット線対（ＢＬ＜０＞、ｂＢＬ＜０＞）の第２のビット線（ｂＢＬ＜０＞）と第２のビット線対（ＢＬ＜１＞、ｂＢＬ＜１＞）の第２のビット線（ｂＢＬ＜１＞）とを接続しており、
   第１のビット線対（ＢＬ＜０＞、ｂＢＬ＜０＞）を介して基準信号がセンスアンプ（ＳＡ＜１＞）へ印加され、同時に第２のビット線対（ＢＬ＜１＞、ｂＢＬ＜１＞）を介して読み出し信号がセンスアンプ（ＳＡ＜１＞）へ印加される（図１、図３）
   ことを特徴とする複数のメモリセルを有するメモリ装置。
2. 隣接する２つのビット線対（ＢＬ＜０＞、ｂＢＬ＜０＞；ＢＬ＜１＞、ｂＢＬ＜１＞）のうち第１のビット線対の一方のビット線が第２のビット線対の一方のビット線とともにセンスアンプに接続されている（図１）、請求項１記載のメモリ装置。
3. 各ビット線対のビット線はイニシャライズトランジスタ（ＳＧ）を介して相互接続されている（図１）、請求項２記載のメモリ装置。

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