JPS6018951A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS6018951A JPS6018951A JP58126048A JP12604883A JPS6018951A JP S6018951 A JPS6018951 A JP S6018951A JP 58126048 A JP58126048 A JP 58126048A JP 12604883 A JP12604883 A JP 12604883A JP S6018951 A JPS6018951 A JP S6018951A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造法に関し、特にＩ”Ｌ（注入
集積論理）素子のグラフトベースを自己整合的に形成す
る技術に関する。
集積論理）素子のグラフトベースを自己整合的に形成す
る技術に関する。
相補形のトランジスタ１対でゲート回路を構成するＩ”
Ｌは第１図に示すように例えばシリコン基体１上にｎ十
型埋込層２を有するｎ型エピタキシャルシリコ７層３を
形成し、このｎ型りｔ層３の表面Ｋｐｎｐ）ランジスタ
のインジェクタ（注入部）となるｐ型領域４と、これに
対向し複数ゲートのインバータ（逆向きｎｐｎ ）ラン
ジスタ）のベースとなるｐ型領域５とを形成し、このベ
ース５の表面にコレクタとなる複数のれ十型領域６を形
成したもので、ｐｎｐ ）ランジスタｔ′ｉ電流源及び
負荷として働き、ｎｐｎ ）ランジスタの複数のコレク
タが出力となる。
Ｌは第１図に示すように例えばシリコン基体１上にｎ十
型埋込層２を有するｎ型エピタキシャルシリコ７層３を
形成し、このｎ型りｔ層３の表面Ｋｐｎｐ）ランジスタ
のインジェクタ（注入部）となるｐ型領域４と、これに
対向し複数ゲートのインバータ（逆向きｎｐｎ ）ラン
ジスタ）のベースとなるｐ型領域５とを形成し、このベ
ース５の表面にコレクタとなる複数のれ十型領域６を形
成したもので、ｐｎｐ ）ランジスタｔ′ｉ電流源及び
負荷として働き、ｎｐｎ ）ランジスタの複数のコレク
タが出力となる。
Ｉ”Ｌのｎｐｎインバータにおいては逆方向１［、流増
幅率（βｉ ）を向上させるためにベースとなるｐ型領
琥５の不純物濃度Ｎｐを低くすることが望ましい。この
ため、同図を参照しコレクタ６の形成された近傍のベー
ス部分（５ａ）を低濃度の真性ペースとしその周囲を高
濃度の外部ベース（５ｂ）とするグラフトベース構造が
本出願人によって以前に開発されている。
幅率（βｉ ）を向上させるためにベースとなるｐ型領
琥５の不純物濃度Ｎｐを低くすることが望ましい。この
ため、同図を参照しコレクタ６の形成された近傍のベー
ス部分（５ａ）を低濃度の真性ペースとしその周囲を高
濃度の外部ベース（５ｂ）とするグラフトベース構造が
本出願人によって以前に開発されている。
本願出願人はこのようなグラフトベース構造を得るため
、第２図に示すように全面に低濃度不純物Ｂ（ボロン）
を拡散し７て真性ペースのためのｐ−型層５ａを形成し
、次いでとのｐ−型ｉ５ａの上に第３図に示すように表
面に形成した酸化膜マスクを通］７て高濃度不純物Ｂ拡
散を行い外部ベースとなるｐ十型領域５ｂを形成し、そ
の後、第４図に示すように新たに形成した酸化膜マスク
８を通して高濃度不純物Ａｓ（ヒ素）を拡散し真性ベー
スｐ−型層５ａの表面の一部にコレクタとなるる。
、第２図に示すように全面に低濃度不純物Ｂ（ボロン）
を拡散し７て真性ペースのためのｐ−型層５ａを形成し
、次いでとのｐ−型ｉ５ａの上に第３図に示すように表
面に形成した酸化膜マスクを通］７て高濃度不純物Ｂ拡
散を行い外部ベースとなるｐ十型領域５ｂを形成し、そ
の後、第４図に示すように新たに形成した酸化膜マスク
８を通して高濃度不純物Ａｓ（ヒ素）を拡散し真性ベー
スｐ−型層５ａの表面の一部にコレクタとなるる。
しかし上記したプロセスでは外部ベース拡散とコレクタ
拡散のためのマスク７．８の位置合せ余裕を考慮すると
真性ベース面積が大きくな妙、第１４図に示すようにエ
ミッタからの注入電子ｅの注入増加、すなわち同図に矢
印で示すようにベース無効電流Ｉ′の増加となってβｉ
の向上を期待できないことという問題点が生ずるという
ことが本出願人によってあきらかとされた。
拡散のためのマスク７．８の位置合せ余裕を考慮すると
真性ベース面積が大きくな妙、第１４図に示すようにエ
ミッタからの注入電子ｅの注入増加、すなわち同図に矢
印で示すようにベース無効電流Ｉ′の増加となってβｉ
の向上を期待できないことという問題点が生ずるという
ことが本出願人によってあきらかとされた。
本発明の一つの目的はＩ”ＬＶＣおいてグラフトベース
をセルファライン（自己整合）で形成できる半導体装置
の製造法を提供することにある。
をセルファライン（自己整合）で形成できる半導体装置
の製造法を提供することにある。
本発明の他の一つの目的はベースにおける無効電流をな
くし高速動作を可能とする半導体装置の提供にある。
くし高速動作を可能とする半導体装置の提供にある。
本願において開示される発明のうち代表的がものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、第１導電型半導体、たとえばｎ型シリコンの
基体の表面に低濃度第２導電型たとえばｐ−型層を真性
ベースとして形成し、このｐ−型層に隣接する基体表面
に高濃度第２導電型たとえばｐ十型領域を外部ベースと
して形成し、上記ｐ−型層の表面に高濃度第１導電型た
とえばｎ十型領域を形成してエミッタ（又はコレクタ）
とする半導体装置の製造法であって、上記外部ベース領
域は基体表面に部分的に形成した多結晶半導体たとえば
ポリシリコン層内の高濃度Ｈ＜ ２導電型、たとえばｐ
十型不純物の基体表面への拡散により形成するとともに
、上記エミッタ（又はコレクタ）は真性ペースとなるｐ
−型層に対し上記ホリシリコン層をマスクとしてｎ十型
不純物を拡散することによりグラフトベースを自己整合
的に形成するものである。
基体の表面に低濃度第２導電型たとえばｐ−型層を真性
ベースとして形成し、このｐ−型層に隣接する基体表面
に高濃度第２導電型たとえばｐ十型領域を外部ベースと
して形成し、上記ｐ−型層の表面に高濃度第１導電型た
とえばｎ十型領域を形成してエミッタ（又はコレクタ）
とする半導体装置の製造法であって、上記外部ベース領
域は基体表面に部分的に形成した多結晶半導体たとえば
ポリシリコン層内の高濃度Ｈ＜ ２導電型、たとえばｐ
十型不純物の基体表面への拡散により形成するとともに
、上記エミッタ（又はコレクタ）は真性ペースとなるｐ
−型層に対し上記ホリシリコン層をマスクとしてｎ十型
不純物を拡散することによりグラフトベースを自己整合
的に形成するものである。
〔実施例１〕
第５図乃至第１３図は不発明の一実施例であって、グラ
フトベースを有するＩ２Ｌの製造プロセスを工程断面図
により示すものである。
フトベースを有するＩ２Ｌの製造プロセスを工程断面図
により示すものである。
（１）第５図に示すように、ｐ−型シリコン基板（サブ
ストレース）１上にｎ十型埋込層２を有するｎ−型シリ
コン層３をエピタキシャル成長させた半導体基体を用意
する。
ストレース）１上にｎ十型埋込層２を有するｎ−型シリ
コン層３をエピタキシャル成長させた半導体基体を用意
する。
（２１ｍ’６図に示すようにｎ−型シリコンＪ＠３表面
に形成した酸化膜（Ｓｉ０２膜）９をマスクにして基体
内に低濃度にＢ（ボロン）をイオン打込みし、アニール
してＢを拡散することによりｐ−型Ｊ＠１０ａ、１．Ｏ
ｂを形成する。このｐ−型層のうち、一部（１０’−ａ
） ｉｔインジェクタとなり、他部（１０ｂ）は真性
ペースとなる。
に形成した酸化膜（Ｓｉ０２膜）９をマスクにして基体
内に低濃度にＢ（ボロン）をイオン打込みし、アニール
してＢを拡散することによりｐ−型Ｊ＠１０ａ、１．Ｏ
ｂを形成する。このｐ−型層のうち、一部（１０’−ａ
） ｉｔインジェクタとなり、他部（１０ｂ）は真性
ペースとなる。
（３１Ｊ７図に示すようにシリコンをデポジットしてポ
リシリコン層１１を適当々厚さたとえば１μｍ程度に全
面に形成する。このあと上記ポリシリコン層に対して高
濃度ＫＢ＋をイオン打込みする。
リシリコン層１１を適当々厚さたとえば１μｍ程度に全
面に形成する。このあと上記ポリシリコン層に対して高
濃度ＫＢ＋をイオン打込みする。
（４）第８図に示すようにホトレジスト（図示されない
）処理によりポリシリコン層１１の一部をエッチ除去し
コレクタ（又はエミッタ）となるべき部分の基体表面を
窓開する。
）処理によりポリシリコン層１１の一部をエッチ除去し
コレクタ（又はエミッタ）となるべき部分の基体表面を
窓開する。
（５）酸化性雰囲気で７００〜９００℃に加熱すること
により、第９図に示すようにポリシリコン層表面が酸化
されて厚い（２０００久）酸化膜（Ｓｉ０２膜）１２が
形成されるとともに、ポリシリコン層中のＢ（ボロン）
がその直下のシリコン基体表面に拡散されてｐ−１−型
領域１３を形成する。このｐ＋型領領域一部（１３ａ）
はインジェクタと々す、他部（１３ｂ）は外部ベースと
なる。このときポリシリコン層の形成されない基体表面
も酸化されて薄い（２００〜３００λ）酸化膜１４を生
じる。
により、第９図に示すようにポリシリコン層表面が酸化
されて厚い（２０００久）酸化膜（Ｓｉ０２膜）１２が
形成されるとともに、ポリシリコン層中のＢ（ボロン）
がその直下のシリコン基体表面に拡散されてｐ−１−型
領域１３を形成する。このｐ＋型領領域一部（１３ａ）
はインジェクタと々す、他部（１３ｂ）は外部ベースと
なる。このときポリシリコン層の形成されない基体表面
も酸化されて薄い（２００〜３００λ）酸化膜１４を生
じる。
（６） フッ酸系エッチ液によりエンチすることにより
ポリシリコン層の形成され々い基体表面の薄い酸化膜１
４は除去されるが、ポリシリコン層表面の厚い酸化膜１
２として残る。次いでＡｓ（ヒ素）イオン打込みを行い
、ポリシリコン層の形成されない基体表面に自己整合的
にＡｓを導入１−る８この後第１０図に示すように熱処
理することによりＡｓを基体内に拡散してコレクタ（又
はエミッタ）となるｎ十型領域１５を形成する。
ポリシリコン層の形成され々い基体表面の薄い酸化膜１
４は除去されるが、ポリシリコン層表面の厚い酸化膜１
２として残る。次いでＡｓ（ヒ素）イオン打込みを行い
、ポリシリコン層の形成されない基体表面に自己整合的
にＡｓを導入１−る８この後第１０図に示すように熱処
理することによりＡｓを基体内に拡散してコレクタ（又
はエミッタ）となるｎ十型領域１５を形成する。
（７） 表面にＰＳＧ（リン・シリケートガラス）膜１
６をデポジットし、次いでコンタクトホトエッチを行な
って電極取り出し部分を窓開し、アルミニラムラ蒸着し
、このアルミニウムのパターニングエッチを行うことに
より、第１１図に示すように各領域にオーミック接続ゴ
ーるアルミニウム電極（Ｉｎｊ、Ｂ、輸、Ｃ２）を形成
する。なおベース電極Ｂはポリシリコン８１１から引出
すようにする。
６をデポジットし、次いでコンタクトホトエッチを行な
って電極取り出し部分を窓開し、アルミニラムラ蒸着し
、このアルミニウムのパターニングエッチを行うことに
より、第１１図に示すように各領域にオーミック接続ゴ
ーるアルミニウム電極（Ｉｎｊ、Ｂ、輸、Ｃ２）を形成
する。なおベース電極Ｂはポリシリコン８１１から引出
すようにする。
前記工程（５）において、高濃度に不純物がドープされ
たポリシリコン層と高濃度にドープされない単結晶シリ
コンとでは酸化速度が前者が高く後者φく低いために、
酸化膜厚に差ができ、したがってこのあとのコレクタ（
エミッタ）拡散を自己整合的に形成することができ前記
発明の目的が連成できる。
たポリシリコン層と高濃度にドープされない単結晶シリ
コンとでは酸化速度が前者が高く後者φく低いために、
酸化膜厚に差ができ、したがってこのあとのコレクタ（
エミッタ）拡散を自己整合的に形成することができ前記
発明の目的が連成できる。
以上実施例で述べた本発明によれば下記の効果が得らね
る。
る。
（Ｉｔ グラフトベースを自己整合的に形成するため、
ベース面積を縮小することができ、エミッタよりの無効
電流を少なく１〜、逆方向電流増幅率βｉ Ｓ−向上す
ることができる。
ベース面積を縮小することができ、エミッタよりの無効
電流を少なく１〜、逆方向電流増幅率βｉ Ｓ−向上す
ることができる。
（２） ベース電極は外部ベースから直接とり出すこと
なくポリシリコン層から引き出すことができるから、ペ
ース面和を縮小することができる。
なくポリシリコン層から引き出すことができるから、ペ
ース面和を縮小することができる。
（３１Ｉ２Ｌにおいてインバータのβｉ内向上より、プ
ロセスマージンの拡大がはからｉ７る。
ロセスマージンの拡大がはからｉ７る。
〔実施例２〕
第１２図に示すような通常のｎｐｎ ）ランジスタにお
いて、高速化のためにベース抵抗ｒｂｂ’を小さく（，
７ようとするベースとなるｐ型領域１７の不純物濃度を
大きくするか、ベース０７）、エミ、ンタ（■８）間の
距離を小さくするかのいずれかの手段が必要でジうる。
いて、高速化のためにベース抵抗ｒｂｂ’を小さく（，
７ようとするベースとなるｐ型領域１７の不純物濃度を
大きくするか、ベース０７）、エミ、ンタ（■８）間の
距離を小さくするかのいずれかの手段が必要でジうる。
しかしベース不純物濃度を大きくすることは耐圧を小さ
くすることで問題がある。ベースエミッタ間の距離を小
さくする方法として本発明を応用することができる。
くすることで問題がある。ベースエミッタ間の距離を小
さくする方法として本発明を応用することができる。
第１３図は本発明によるグラフトベースを有する半導体
装置のプロセスを利用した他の実施例を示す。
装置のプロセスを利用した他の実施例を示す。
同図において、１９は真性ベースとなるｐ−型領域、２
０は外部ベースとなるｐ十型領域で基体表面に形成し７
たポリシリコン層２２にドープされたＢ（ボロン）を拡
散することにより形成される。
０は外部ベースとなるｐ十型領域で基体表面に形成し７
たポリシリコン層２２にドープされたＢ（ボロン）を拡
散することにより形成される。
２１はエミッタとなるｎ十型領域で、前記ポリシリコン
層２２を酸化後これをマスクとしてＡｓ（ヒ素）を・ｆ
オン打込み、拡散して自己整合的に形成される。
層２２を酸化後これをマスクとしてＡｓ（ヒ素）を・ｆ
オン打込み、拡散して自己整合的に形成される。
ポリシリコン層２２にアルミニウムを接続することによ
りベース電極（Ｂ）を引出すことができ、ベースエミッ
タ間隔を小さくし、トランジスタ全体を微細化して高速
化を図ることができる。
りベース電極（Ｂ）を引出すことができ、ベースエミッ
タ間隔を小さくし、トランジスタ全体を微細化して高速
化を図ることができる。
本発明はＩ２Ｌを有するＩＣプロセスに適用して有効で
あり、又、通常のｎｐｎ ）ランジスタの高速化プロセ
ス応用することかできる。
あり、又、通常のｎｐｎ ）ランジスタの高速化プロセ
ス応用することかできる。
第１図はＩ２Ｌの例を示す断面図である。
第２図乃至第４図はグラフトベースを有するＩ２Ｌのこ
れまでの製造プロセスを示す工程断面図である。 第５図乃至第１１図は本発明の一実施例であってグラフ
トベースを有するＩ２Ｌの製造プロセスを示す工程断面
図である。 第１２図は一般のトランジスタの例を示す断面図である
。 第１３図は本発明の他の一実施例であってグラフトベー
ス構造をもつトランジスタの断面図である。 １：、シリコン基体、２：ｎ十型埋込層、３：ｎ型エピ
タキシャルシリコン層、４：インジェクタｐ型領域、５
：インバータのペースｐ型領域、５ａ：真性ベース、５
ｂ：外部ベース、６：インバータのコレクタｎ十型領域
、７，８，９：酸化膜マスク、１０ａ：ｐ−型層（イン
ジェクタ）、１０Ｒ：ｐ−型層（真性ベース）、１１：
ポリシリコン層（ボロンがドープされる）、１２−厚さ
酸化膜、１３ａ：ｐ＋型領領域インジェクタ）、１３ｂ
：ｐ十型領域（外部ベース）、１４：薄い酸化膜、１５
：ｎ十型領域（コレクタ）、１６ ： ＰＳＧ膜、ミッ
タ）、１９：ｐ−型領域（真性ベース）、２０：ｐ十型
領域（外部ベース）、２１：ｎ十型領域（エミッタ）、
２２：ポリシリコン層。 第 １ 図 第 ３ 図 第 ４ 図
れまでの製造プロセスを示す工程断面図である。 第５図乃至第１１図は本発明の一実施例であってグラフ
トベースを有するＩ２Ｌの製造プロセスを示す工程断面
図である。 第１２図は一般のトランジスタの例を示す断面図である
。 第１３図は本発明の他の一実施例であってグラフトベー
ス構造をもつトランジスタの断面図である。 １：、シリコン基体、２：ｎ十型埋込層、３：ｎ型エピ
タキシャルシリコン層、４：インジェクタｐ型領域、５
：インバータのペースｐ型領域、５ａ：真性ベース、５
ｂ：外部ベース、６：インバータのコレクタｎ十型領域
、７，８，９：酸化膜マスク、１０ａ：ｐ−型層（イン
ジェクタ）、１０Ｒ：ｐ−型層（真性ベース）、１１：
ポリシリコン層（ボロンがドープされる）、１２−厚さ
酸化膜、１３ａ：ｐ＋型領領域インジェクタ）、１３ｂ
：ｐ十型領域（外部ベース）、１４：薄い酸化膜、１５
：ｎ十型領域（コレクタ）、１６ ： ＰＳＧ膜、ミッ
タ）、１９：ｐ−型領域（真性ベース）、２０：ｐ十型
領域（外部ベース）、２１：ｎ十型領域（エミッタ）、
２２：ポリシリコン層。 第 １ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体の一生表面に低濃度第２導電
型層を真性ベースとして形成し、この第２導電型層に隣
接する基体表面に高濃度第２導電型領域を外部ベース領
域として形成し、低濃度第２導電型層を表面に高濃度第
１導電型領域を形成してエミッタ（又はコレクタ）とす
る半導体装置の製造法であって、上記外部ベース領域は
基体表面に部分的に形成した多結晶半導体層内の高濃度
第２導電型不純物の基体表面への拡散により形成すると
ともに、上記エミッタ（又はコレクタ）は真性ベースと
なる低濃度第２導電型層に対し上記多結晶半導体層をマ
スクとして第１導電型不純物を拡散することにより自己
整合的に形成することを特徴とする半導体装置の製造法
。 ２、上記真性ベース及び外部ベースはＩ２Ｌ （集積注
入論理）におけるインバース・トランジスタのベースと
して形成するものである特許請求の範囲第１項に記載の
半導体装置の製造法。 ３、上記半導体基体はシリコンからなり、第１導電型を
ｎ型、第２導電型を特徴とする特許請求の範囲第１項又
は第２項記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126048A JPS6018951A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126048A JPS6018951A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018951A true JPS6018951A (ja) | 1985-01-31 |
Family
ID=14925355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126048A Pending JPS6018951A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0394943A2 (en) | 1989-04-25 | 1990-10-31 | Fuji Photo Film Co., Ltd. | Silver halide color photographic material |
| EP0772088A1 (en) | 1991-03-05 | 1997-05-07 | Fuji Photo Film Co., Ltd. | Heat-developable diffusion transfer color photographic material |
-
1983
- 1983-07-13 JP JP58126048A patent/JPS6018951A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0394943A2 (en) | 1989-04-25 | 1990-10-31 | Fuji Photo Film Co., Ltd. | Silver halide color photographic material |
| EP0772088A1 (en) | 1991-03-05 | 1997-05-07 | Fuji Photo Film Co., Ltd. | Heat-developable diffusion transfer color photographic material |
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