JPH01111372A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ °　（産業上の利用分野） この発明はバイポーラ型の半導体装置、特にベース領域
の側面にベースコンタクト領域を形成するようにした半
導体装置の製造方法に関する。

（従来の技術） バイポーラトランジスタはＭｏＳトランジスタに比べて
高速性、高駆動電流性等の点で優れており、特に高速性
を要求される回路で用いられている。また、バイポーラ
トランジスタでは、寄生容量を減少して一層の高速化を
図る技術が種々・提案されており、中でもＳ　Ｉ　ＣＯ
８（Ｓ　ｌｄｅｗａｌｌ　Ｂａ５ｅ　Ｃｏｎｔａｃｔ　
　５ｔｒａｃｔｕｒｅ）型素子は寄生容量が効果的に低
減でき、高速性に優れた特性を持つものである。

第４図（ａ　）　ナイＬ　＜Ｑ　）　Ｇｔ、コ（Ｆ）Ｓ
　Ｉ　ＣＯ８型素子の従来の製造方法を工程順に示した
断面図である。以下、この図面により従来の方法を説明
する。まず、Ｐ型シリコン基板３０にＮ＋型の埋込み層
３１を選択的に形成する（第４図（ａ））。次に全面に
Ｎ型層３２をエピタキシャル成長により形成し、その上
にＰ型層３３を同じくエピタキシャル成長により形成す
る（第４図（ｂ））。この後、写真蝕刻法によりて上記
Ｎ！！！層３２及びＰ型層３３を選択的に蝕刻し、上記
埋込み！ｉ！ｉ３１の一部表面上にのみＮ型層３２及び
Ｐ型層３３を残す（第４図（Ｃ））。続いて、素子分離
のためのシリコン酸化膜３４を上記Ｎ型層３２及びＰ型
層３３が残されていない領域上に形°成する（第４図（
ｄ））。さらに全面に多結晶シリコン層３５を堆積した
後、この多結晶シリコン層３５を上記シリコン酸化１１
１３４上にのみ残す（第４図（ｅ））。次に、上記多結
晶シリコン層３５のＰ型層３３の近傍にＰ型不純物を選
択的に導入し、この侵、バターニングを行なってＰ型層
３３の側面の領域のみにＰ＋型の多結晶シリコン層３５
を残す（第４図（ず））。この後、Ｐ型層３３の一部表
面が露出するような形状のシリコン酸化！ｌｌ３６を形
成し、このシリコン酸化膜３６をイオン注入用のマスク
として使用してＮ型不純物をＰ型層３３の表面に注入し
、その後、アニール処理を行なうことによってＮ型層３
７を形成する（第４図（ｇ））。

このような工程により１．Ｎ＋型埋込み層３１をコレク
タコンタクト、Ｎ型層３２をコレクタ、Ｐ型層３３をベ
ース、Ｐ＋型多結晶シリコン層３５をベースコンタクト
、Ｎ型層３７をエミッタとするＮＰＮトランジスタが製
造され、この後は絶縁膜の堆積、コンタクトホールの開
孔、アルミニウム等の配線用金属の堆積及びバターニン
グによってベース。

エミッタ、コレクタの各電極が形成される。

上記従来の方法では、通常のエピタキシャル成長法及び
写真蝕刻法によってトランジスタのコレクタ、ベースと
なるＮ型層３２及びＰ型層１３３を形成した優、素子分
離用のシリコン酸化Ｉ！Ｉ３４を形成するようにしてい
る。ところが、この方法では工程が複雑になるという問
題がある。すなわち、上記シリコン酸化膜３４は通常、
酸化による１０００人の膜厚のシリコン酸化膜の形成、
１０００人の膜厚のシリコン窒化膜の堆積、フォトリソ
グラフィーによるマスクの形成、シリコン窒化膜の選択
エツチング、バターニングされたシリコン窒化膜をマス
クとして使用した酸化による１μｍの膜厚のシリコン酸
化膜の形成、シリコン窒化膜のエツチング、シリコン酸
化膜のエツチング等の工程からなるＬＯＣＯ８（Ｌｏｃ
ａｌ　　０ｘｉｄａｔｉｏｎ　　５ｅｐａｒａｔｔｏｎ
　Ｍｅｔｈｏｄ　）工程で形成される。このように工程
が複雑になると製造歩留りの向上は困難である。

さらに、多結晶シリコン層３５とＰ型層３３との間には
自然酸化膜が形成されるため、多結晶シリコン層３５を
堆積しただけでは十分な電気的接続は不可能である。こ
のため、従来方法では、多結晶シリコンＭ３５に対して
不純物を高濃度に拡散したり、イオンミキシングを行な
う必要がある。このため、この多結晶シリコン層３５か
らＰ型層３３に対して多量の不純物が拡散し、第４図（
（７）に示されるようにべ・−ス、コレクタ間のＰＮ接
合が平坦でなくなり、この結果、電流駆動能力が低下が
見られた。

また、従来の方法では素子分離をＬＯＣＯ８法で行なっ
ており、この方法でシリコン酸化膜を形成するには高温
で長時間の熱工程が必要であり、これによりコレクタコ
ンタクトとして使用するＮ＋型埋込み層３１とＰ型シリ
コン基板３ｏとの間のＰＮＮ接合容量増加が避は難く、
−層の高速化の障害となっている。

（発明が解決しようとする問題点） このように従来方法では、工程がｍ雑で製造歩留り低下
が発生するという問題点があり、その他にベース、コレ
クタ間のＰＮＮ接合手平坦なくなることによる電流駆動
能力の低下、素子分離の熱工程の際のコレクタコンタク
トと基板間のＰＮ接合容量の増加による高速化の障害等
の問題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その第１の目的は、工程が筒中で製造歩留りの向
上を図ることができる半導体装置の製造方法を提供する
ことにある。

この発明の他の目的は、ベース、コレクタ間のＰＮ接合
を平坦化することによって電流駆動能力の向上を図ると
ともに、素子分離の際の熱工程を従来よりも低温及び短
時間で行なうことによってコレクタコンタクトと基板間
のρＮ接合容量の増加による高速化の障害を除去するこ
とにある。

［発明の構成］ （問題点を解決するための手段） この発明の半導体装置の製造方法は、第１導電型単結晶
半導体基体の表面に選択的に不純物を導入して第２導電
型の第１単結晶半導体領域を形成する工程と、上記基体
の全面に絶縁膜を堆積する工程と、上記絶縁膜に対し上
記第１単結晶半導体領域の一部表面が露出するような開
孔部を形成する工程と、選択エピタキシャル成長技術に
より、上記絶縁膜の開孔部から露出した第１単結晶半導
体領域の表面上に第２導電型の第２単結晶半導体領域を
成長させる工程と、選択エピタキシャル成長技術により
、上記第２単結晶半導体領域の表面上に第１導電型の第
３単結晶半導体領域を成長させる工程と、上記第３単結
晶半導体領域の側面と接触し上記絶縁膜上まで延在する
ように第１導電型の非単結晶半導体層を形成する工程と
、上記第３単結晶半導体領域の表面に選択的に不純物を
導入して第２導電型の第４単結晶半導体領域を形成する
工程とから構成されている。

（作用） この発明の方法では、トランジスタのコレクタ、ベース
となる層を選択エピタキシせル成長技術で形成する。こ
れにより、素子分離用絶縁膜は従来の熱酸化による方法
ではなく堆積と選択蝕刻による方法で行なうことができ
、素子分離用絶縁膜の形成工程が従来に比べ極めて簡単
化される。また、このような素子分離用絶縁膜の形成に
より、コレクタコンタクトと基板との間のＰＮ接合容量
の増加を避けることができ、より一層の高速化を図るこ
とができる。

さらに、選択エピタキシャル技術による単結晶半導体層
の成長に続いて同一反応炉内で成長を行なうことにより
、ベース用の単結晶半導体層とベースコンタクト用の非
単結晶半導体層を連続的に形成することができる。両者
間には自然酸化膜が介在しない構造にできるので、この
侵の高濃度拡散やイオンミキシングは不要であり、ベー
ス、コレクタ間のＰＮ接合の平坦化が実現でき、電流駆
動能力の増加が期待できる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図（ａ）ないしくｈ）はこの発明を５ＩＣＯ８型素
子の“製造に実施したときの方法を工程順に示した断面
図である。まず、ドーパントとしてＢを含み、１０Ω・
ｃｍの比抵抗を持つＰ型シリコン基板１０にｓｂを選択
的に拡散してＮ＋型の埋込み層１１を形成する。続いて
、ＣＶＤ　（化学的気相成長）法により全面に１μｍの
膜厚の素子分離用絶縁膜としてのシリコン酸化膜１２を
堆積する（第１図（ａ））。

次に上記シリコン酸化＃１１２上にフォトリソグラフィ
ー法により図示しないエツチング用のマスクを形成した
優、このマスクを用いたＲＩＥ（反応性イオンエツチン
グ）法によって上記シリコン酸化膜１２を選択的にエツ
チングし、Ｎ９型埋込み層１１の一部表面が露出するよ
うに開孔部１３を形成する（第１図（ｂ））。

次に選択エピタキシャル成長法により、上記開孔°部１
３から露出しているＮ＋型型埋界層１１の一部表面上に
Ｎ型単結晶９９２２層１４を成長させる。

このときの成長条件は、温度が１０００℃であり、成長
ガ、ｌ：Ｌ４Ｓ　ｉ　Ｎ２　Ｃ２０、ＨＣｆｆ、１−１
２及びＰＨ！からなる混合ガスを使用する。そして成長
膜厚は１．０μｍであり、成長したＮ型車結晶シリコン
酸化４の比抵抗は１０Ω・ｃｍである（第１図（Ｃ））
。

続いて選択エピタキシャル成長法により、上記Ｎ型単結
晶シリコン層１４の表面上にＰ型単結晶シリコン層１５
を成長させる。このときの成長条件は、温度がｉ　ｏｏ
ｏ℃であり、成長ガスとして５ＩＨ２Ｃ２２、ＨＣＱ、
Ｎ２及びＢ２　Ｈａからなる混合ガスを使用する。そし
て成長膜厚は０．５μｍであり、成長したＰ型車結晶シ
リコンＷＪ１５の比抵抗は１０Ω・ｃｍである（第１図
（ｄ））。

この後は従来方法の場合と同様である、すなわち、まず
、全面に多結晶シリコン層１６を堆積した後、この多結
晶シリコン層１６を上記シリコン酸化膜１２上にのみ残
す（第１図（ｅ））。

次に、上記多結晶シリコン層１（３のＰ型単結晶シリコ
ン層１５の近傍にＰ型不純物としてＢを加速エネルギー
が８０ＫｅＶ、ドース量が１Ｘ１０１Ｂ／Ｃｒｎ２で選
択的にイオン注入し、この後、パターニングを行なって
Ｐ型単結晶シリコン層１５の側面の領域のみに多結晶シ
リコン層１６を残す（第１因（ｆ））。

続いて、シリコン酸化膜１７をＣＶＤ法により０．８μ
ｍの膜厚で形成した俊、写冥蝕刻法によりＰ型単結晶シ
リコン層１５の一部表面が露出するような形状の開孔部
１８を形成し、このシリコン酸化Ｉ！１１７をイオン注
入用のマスクとして使用し、Ａｓを加速エネルギーが４
０ＫｅＶ、ドーズ量が１ｘ１０１　’　／ｃｍ２でＰ型
単結晶シリコン層１５に対して選択的にイオン注入し、
その後、Ｎ２雰囲気中で１０００℃、３０分間のアニー
ル処理を行なうことによってＮ型単結晶シリコ２層１９
を形成する（第１図（Ｑ）〉。

このような工程により、Ｎ＋型型埋界層１１をコレクタ
拡散層、Ｎ型単結晶シリコ７層１４をコレクタ、Ｐ型単
結晶シリコン層１５をベース、Ｐ０型多結晶シリコン層
１６をベース引出し電極、Ｎ型単結晶シリコ２層１９を
エミッタとするＮＰＮトランジスタが製造される。この
後、上記シリコン酸化膜１７を除去した後、新たにシリ
コン酸化Ｉｌ！Ｊ２０を堆積し、さらにコンタクトホー
ルを開孔し、続いて全面にアルミニウム等の配線用金属
を蒸着し、これこのような方法によれば、素子分離用の
シリコン酸化膜１２をＣＶＤ法による堆積と選択蝕刻に
よる方法で行なっているので、従来のＬＯＣＯ８法によ
る場合に比べ、工程が極めて簡単化される。

この結果、製造歩留りの大幅な向上が期待できる。

また、このような素子分離用絶縁膜の形成により。

コレクタ拡散層と基板との間のＰＮ接合容量の増加を避
けることができ、より一層の高速化を図ることができる
。

第２図はこの発明の他の実施例による方法の途中の工程
を示す断面図である。上記第１図の実施例の場合にはＰ
型単結晶シリコン層１５をＮ型単結晶シリコ２層１４上
のみに成長させていたが、この実施例の場合にはＰ型単
結晶シリコン層１５の成長を２０分余分に行ない、０．
１５μｍのラテラルエピタキシャル成長を追加して、シ
リコン酸化膜１２上に延在させるようにしたものである
。この後の工程は第１図の場合と同様である。このよう
にＰ型単結晶シリコン層１５をラテラルエピタキシャル
成長させることにより、前記第１図（Ｑ）の工程でＮ型
単結晶シリコ２層１９を形成する際に多結晶シリコン層
１６中のＰ型不純物がＰ型車結晶シリコン１ｉ１１５に
染み出たとしても、この染み出しをＰ型車結晶シリコン
層１５のラテラル部分、すなわちシリコン酸化膜１２上
の部分に押えることができ、前記第１図（ｈ）に示すよ
うなベース、コレクタ接合の非平坦状態は発生しない。

第３図はこの発明のさらに他の実施例による方法の途中
の工程を示す断面図である。

上記第１図の実施例の方法では、多結晶シリコン層１６
をＣＶＤ法による堆積と選択蝕刻による方法で形成して
いる。この場合には従来方法と同様に、多結晶シリコン
Ｍ１６とＰ型車結晶シリコン層１５の間に自然酸化膜が
発生するので、多結晶シリコン層１６を堆積しただけで
は十分な電気的接続は不可能である。このため、上記実
施例の場合には、多結晶シリコン層１６に対してＢイオ
ンを注入するイオンミキシングを行なっている。この結
果、第１図（ｈ）で示されるようにベース、コレクタ間
ＰＮ接合が平坦でなくなり、電流駆動能力の低下が発生
する恐れがある。

そこで、この実施例の方法では、前記第１図（ｄ）の工
程で選択エピタキシャル成長法によりＰ型車結晶シリコ
ン層１５を０．５μｍまで成長させた模、基板を反応炉
から取り出すことなしに成長を約２０分間続行させるも
のである。これにより、第３図に示すように、Ｐ型車結
晶シリコン層１５の側面に位置したシリコン酸化膜１２
上には多結晶シリコン層２５が成長する。この方法で形
成された多結晶シリコン層２５とＰ型車結晶シリコン層
１５との間には自然酸化膜が形成されないので、高濃度
の拡散やイオンミキシングを行なわなくても両者の電気
的接続を図ることができる。このため、最終的にベース
、コレクタ間ＰＮ接合を平坦にすることができ、電流駆
動能力の向上を図ることができる。なお、この方法では
エミッタへのイオン注入侵のアニール条件を９００℃、
２０分とした。

ここで上記各実施例の方法で製造されたバイポーラトラ
ンジスタの特性を調べたところ、第１図、第２図及び第
３図の方法で製造されたものの歩留りはそれぞれ２０％
、２３％、２８％であり、第４図の従来方法で製造され
たものの歩留りは約７％であり、従来方法によるものに
比べて大幅な歩留りの向上が見られた。これは製造工程
が大幅に簡単化されたことによる結果である。また、本
発明の各実施例の方法で製造されたものは、従来方法に
よるものに比べ３０％のスイッチング速度の増加が見ら
れた。

また、電流駆動能力に関しては第１図の実施例方法では
従来方法で製造されたものと同程度の電流駆動能力しか
得られないが、第２図及び第３図の方法で製造されたも
のは従来に比べて５％の能力増加が見られた。これはベ
ース、コレクタ間のＰＮ接合面の平坦性が改善されたた
めである。

［発明の効果］ 以上説明したようにこの発明の方法によれば、工程が簡
単であるために製造歩留りの向上を図ることができ、さ
らには電流駆動能力の向上や、より一層の高速化を図る
ことができる。

【図面の簡単な説明】

第１図（ａ）ないしくｈ）はこの発明の一実施例の方法
を工程順に示した断面図、第２図はこの発明の他の実施
例による方法の途中の工程を示す断面図、第３図はこの
発明のさらに伯の実施例による方法の途中の工程を示す
断面図、第４図は従来の製造方法を工程順に示した断面
図である。 １０・・・Ｐ型シリコン基板、１１・・・Ｎ＋型の埋込
み層、１２・・・シリコン酸化膜、１３・・・開孔部、
１４・・・Ｎ型単結晶シリコン層、１５・・・Ｐ型用結
晶シリコン層、１６゜２５・・・多結晶シリコン層、１
７・・・シリコン酸化膜、１８・・・開孔部、１９・・
・Ｎ型単結晶シリコン層、２０・・・シリコン酸化膜、
２１・・・ベース電極、２２・・・エミッタ電極、２３
・・・コレクタ電極。 出願人代理人　弁理ｔ　鈴江武彦 第２図 第３図 ＩＪ 第４図

Claims (5)

【特許請求の範囲】
1. （１）第１導電型単結晶半導体基体の表面に選択的に不
   純物を導入して第２導電型の第１単結晶半導体領域を形
   成する工程と、 上記基体の全面に絶縁膜を堆積する工程と、上記絶縁膜
   に対し上記第１単結晶半導体領域の一部表面が露出する
   ような開孔部を形成する工程と、 選択エピタキシャル成長技術により、上記絶縁膜の開孔
   部から露出した第１単結晶半導体領域の表面上に第２導
   電型の第２単結晶半導体領域を成長させる工程と、 選択エピタキシャル成長技術により、上記第２単結晶半
   導体領域の表面上に第１導電型の第３単結晶半導体領域
   を成長させる工程と、 上記第３単結晶半導体領域の側面と接触し上記絶縁膜上
   まで延在するように第１導電型の非単結晶半導体層を形
   成する工程と、 上記第３単結晶半導体領域の表面に選択的に不純物を導
   入して第２導電型の第４単結晶半導体領域を形成する工
   程と を具備したことを特徴とする半導体装置の製造方法。
2. （２）前記第１単結晶半導体領域がコレクタ拡散層、前
   記第２単結晶半導体領域がコレクタ、前記第３単結晶半
   導体領域がベース、前記非単結晶半導体層がベース引出
   し電極、前記第４単結晶半導体領域がエミッタとしてそ
   れぞれ形成される特許請求の範囲第１項に記載の半導体
   装置の製造方法。
3. （３）前記非単結晶半導体層を形成する工程が、前記第
   ３単結晶半導体領域を成長させた後に、全面に第１導電
   型の不純物を含む非単結晶半導体層を堆積し、この後、
   この非単結晶半導体層の不要部分を選択蝕刻法によって
   除去することによって行われる特許請求の範囲第１項に
   記載の半導体装置の製造方法。
4. （４）前記非単結晶半導体層を形成する工程が、前記第
   ３単結晶半導体領域を選択エピタキシャル成長によりさ
   せた後、続いて同一反応炉内で成長させることによって
   行われる特許請求の範囲第１項に記載の半導体装置の製
   造方法。
5. （５）前記第３単結晶半導体領域を成長させる際にその
   一部が前記絶縁膜上に延在するように形成される特許請
   求の範囲第１項に記載の半導体装置の製造方法。