JPS60182820A - フエイズロツクドル−プ回路 - Google Patents
フエイズロツクドル−プ回路Info
- Publication number
- JPS60182820A JPS60182820A JP59039124A JP3912484A JPS60182820A JP S60182820 A JPS60182820 A JP S60182820A JP 59039124 A JP59039124 A JP 59039124A JP 3912484 A JP3912484 A JP 3912484A JP S60182820 A JPS60182820 A JP S60182820A
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- JP
- Japan
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- Pending
Links
- 239000013078 crystal Substances 0.000 abstract description 3
- 230000004044 response Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 230000005526 G1 to G0 transition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［８） 発明の技術分野
本発明は磁気ディスク、光デイスク装置のディスク面に
書き込まれたデジタル信号を復調する復調器に用いられ
、ディスクの回転変動により発生する復調信号の周波数
変化を補償するフェイズロックドループ回路に関する。
書き込まれたデジタル信号を復調する復調器に用いられ
、ディスクの回転変動により発生する復調信号の周波数
変化を補償するフェイズロックドループ回路に関する。
（ｂ） 従来技術と問題点
磁気ディスクや光デイスク装置は、ディスク面のデータ
領域の前部に設けられているギャップ部に、予め書き込
まれている一定周波数のデジタル信号を読み出し、この
読み出したデジタル信号を同期信号として前記データ領
域に書き込まれた情報の読み出しを行う。この情報読み
出しにおいて、ディスクの駆動モータの回転変動により
ディスク面に書き込まれた信号が周波数変化を起こしも
これに同期した復調用発振器（フェイズロックドループ
回路）を用いて回転変動を補償する機能を備えており、
従来は第１図のブロック図に示すようなフェイズロック
ドループ回路が用いられていた。
領域の前部に設けられているギャップ部に、予め書き込
まれている一定周波数のデジタル信号を読み出し、この
読み出したデジタル信号を同期信号として前記データ領
域に書き込まれた情報の読み出しを行う。この情報読み
出しにおいて、ディスクの駆動モータの回転変動により
ディスク面に書き込まれた信号が周波数変化を起こしも
これに同期した復調用発振器（フェイズロックドループ
回路）を用いて回転変動を補償する機能を備えており、
従来は第１図のブロック図に示すようなフェイズロック
ドループ回路が用いられていた。
第１図は、かかるフェイズロックドループ回路の一例ブ
ロック図を示し、これは位相比較器１と、フィルタ２と
、電圧制御発振器（以後Ｖｃｏと云う）３と、分周器４
とがフィードバックループを構成している。そしてその
動作は、ディスクのギヤソプ部に予め書き込まれたデジ
タル信号Ａが読み出され、位相比較器１の入力端ａに入
力される。
ロック図を示し、これは位相比較器１と、フィルタ２と
、電圧制御発振器（以後Ｖｃｏと云う）３と、分周器４
とがフィードバックループを構成している。そしてその
動作は、ディスクのギヤソプ部に予め書き込まれたデジ
タル信号Ａが読み出され、位相比較器１の入力端ａに入
力される。
位相比較器１の他の入力端すにはＶＣＯ３の出力ディジ
タル信号Ｂを分周器４にて分周し、前記デジタル信号Ａ
と同一周波数となるデジタル信号Ｃが入力される。位相
比較器１は入力された両デジタル信号ＡとＣの位相を比
較し位相差を検出してその位相誤差信号をフィルタ２に
出力する。フィルタ２は入力された位相誤差信号をこれ
に対応した電圧値に変換する。つまり、例えば位相誤差
が０の場合はＯｖ・となり、デジタル信号Ｃを基準とし
てデジタル信号Ａの位相が進んでいる場合は正電位に、
反対に遅れている場合は負電位に、かつ位相の進み９遅
れ量に比例した電圧値を出力する。
タル信号Ｂを分周器４にて分周し、前記デジタル信号Ａ
と同一周波数となるデジタル信号Ｃが入力される。位相
比較器１は入力された両デジタル信号ＡとＣの位相を比
較し位相差を検出してその位相誤差信号をフィルタ２に
出力する。フィルタ２は入力された位相誤差信号をこれ
に対応した電圧値に変換する。つまり、例えば位相誤差
が０の場合はＯｖ・となり、デジタル信号Ｃを基準とし
てデジタル信号Ａの位相が進んでいる場合は正電位に、
反対に遅れている場合は負電位に、かつ位相の進み９遅
れ量に比例した電圧値を出力する。
この位相差電圧りはＶＣＯ３に入力される。ＶＣＯ３は
入力された位相差電圧りにより入力デジタル信号Ａの周
波数（以下、入力周波数と記す） ｆａに一致するよう
働＜、この出力デジタル信号Ｅは分周器４に入力され、
分周器４にて分周され、位相比較器１の入力端すに入力
される。上述した動作がループ状に接続されたフェイズ
ロックドループ回路により入力信号Ａに対応しておこな
われる。
入力された位相差電圧りにより入力デジタル信号Ａの周
波数（以下、入力周波数と記す） ｆａに一致するよう
働＜、この出力デジタル信号Ｅは分周器４に入力され、
分周器４にて分周され、位相比較器１の入力端すに入力
される。上述した動作がループ状に接続されたフェイズ
ロックドループ回路により入力信号Ａに対応しておこな
われる。
このフェイズロックドループ回路は入力周波数ｆａがＶ
ＣＯ３の中心周波数からずれてくると入力周波数ｆａに
一致させようとＶＣＯ３は動作するため、位相比較器Ｉ
は常に位相誤差を持つ。これに対して従来例は、第１図
に示すように位相誤差分の積分を行う積分回路５を位相
比較器１とフィルタ２の出力端の間に付設し、位相誤差
分の積分を行なう第２のフィードバック信号をフィルタ
２の出力に加え定常位相誤差を解決している。ところが
、磁気ディスクや光デイスク装置等の記録装置で固定長
記録方式をとる場合にはフェイズロックドループ回路は
次にくるデータ領域の信号に対して高速で応答しなけれ
ばならない。しかし上述のフェイズロックドループ回路
はこのような要求に対して応答時間が長くなり適当でな
いといった欠点がある。
ＣＯ３の中心周波数からずれてくると入力周波数ｆａに
一致させようとＶＣＯ３は動作するため、位相比較器Ｉ
は常に位相誤差を持つ。これに対して従来例は、第１図
に示すように位相誤差分の積分を行う積分回路５を位相
比較器１とフィルタ２の出力端の間に付設し、位相誤差
分の積分を行なう第２のフィードバック信号をフィルタ
２の出力に加え定常位相誤差を解決している。ところが
、磁気ディスクや光デイスク装置等の記録装置で固定長
記録方式をとる場合にはフェイズロックドループ回路は
次にくるデータ領域の信号に対して高速で応答しなけれ
ばならない。しかし上述のフェイズロックドループ回路
はこのような要求に対して応答時間が長くなり適当でな
いといった欠点がある。
（０） 発明の目的
本発明の目的は定常位相誤差を無くするとともに、不連
続な信号入力に対して応答性が良いフェイズロックドル
ープ回路を提供することにある。
続な信号入力に対して応答性が良いフェイズロックドル
ープ回路を提供することにある。
（（１１発明の構成
そしてこの目的は本発明によれば、位相比較器、フィル
タ、電圧制御発振器、および分周器によりフィードバッ
クループを構成し、前記位相比較器に対する入力周波数
の変化に同期して発振するフェイズロックドループ回路
において、前記位相比較器の信号入力端と前記フィルタ
の信号出力端との間に周波数比較器を付加し、該周波数
比較器は前記入力周波数と基準信号発生器の基準周波数
との誤差を検出してその誤差周波数を補正する補正電圧
を発生し、前記フィルタの位相誤差出力電圧に加算する
ことを特徴とするフェイズロックドループ回路により達
せられる。
タ、電圧制御発振器、および分周器によりフィードバッ
クループを構成し、前記位相比較器に対する入力周波数
の変化に同期して発振するフェイズロックドループ回路
において、前記位相比較器の信号入力端と前記フィルタ
の信号出力端との間に周波数比較器を付加し、該周波数
比較器は前記入力周波数と基準信号発生器の基準周波数
との誤差を検出してその誤差周波数を補正する補正電圧
を発生し、前記フィルタの位相誤差出力電圧に加算する
ことを特徴とするフェイズロックドループ回路により達
せられる。
（８１発明の実施例
以下、本発明による一実施例を添付図により詳細に説明
する。
する。
第２図はかかる一実施例のフェイズロックドループ回路
のブロック図である。第１図の従来のフェイズロックド
ループ回路に比べて異なる点は新たに基準周波数と前記
入力周波数ｆａとの誤差をめる周波数比較器６を設けた
ことにある。すなわち、単にフィードバックのみの位相
同期回路ではなく、基準周波数と入力周波数ｆａとの誤
差をフィードフォワード信号としてＶＣＯ３の制御電圧
に加えている。
のブロック図である。第１図の従来のフェイズロックド
ループ回路に比べて異なる点は新たに基準周波数と前記
入力周波数ｆａとの誤差をめる周波数比較器６を設けた
ことにある。すなわち、単にフィードバックのみの位相
同期回路ではなく、基準周波数と入力周波数ｆａとの誤
差をフィードフォワード信号としてＶＣＯ３の制御電圧
に加えている。
第３図は周波数比較器の１例構成を示すブロック図、第
４図は周波数比較器に用いられるタイミング発生回路の
ブロック図、第５図は該タイミング発生回路の入力およ
び出力信号の波形を示す図、第６図はＶＣＯの制御電圧
と発振周波数との関係を表す特性図、第７図は周波数比
較器の特性図を示している。
４図は周波数比較器に用いられるタイミング発生回路の
ブロック図、第５図は該タイミング発生回路の入力およ
び出力信号の波形を示す図、第６図はＶＣＯの制御電圧
と発振周波数との関係を表す特性図、第７図は周波数比
較器の特性図を示している。
本実施例の周波数比較器６は基準周波数に対する入力周
波数の誤差をめるため、デジタル信号で周期をめている
。すなわち、水晶発振子よりなる基準信号発生器７は前
記入力デジタル信号Ａの周波数すなわち入力周波数ｆａ
のＮ倍の周波数（基準周波数）を基準信号Ｆ（第５図Ｆ
参照）として出力する。この基準信号Ｆはカウンタ９，
１０に入力される。カウンタ９，１０はタイミング発生
回路８より出力されるクリヤパルスＨ（第５図Ｈ参照）
により今迄のカウント数をクリヤするとともに新たに入
力される基準信号Ｆを入力周波数ｆａの周期時間中カウ
ントする。なお、タイミング発生回路８は第４図に示す
ような４つのフリップフロップ回路８１〜８４と、イン
バータ８５との組合せよりなる。このカウント出力はラ
ンチ回路１１．１２に入力される。ランチ回路１１．１
２はカウント出力を一時記憶し、タイミング発生回路８
より出力されるクロック信号Ｇ（第５図Ｇ参照）の制御
によりその記憶内容すなわちカウント出力をＲＯＭ１３
に出力する。ＲＯＭ１３は、予め基準周波数の周期時間
中にカウントされる基準信号量と入力周波数の周期時間
中にカウントされる基準信号量との誤差量に対応した誤
差信号を書き込んだ変換テーブルを有し、この変換テー
ブルに基づき入力された前記カウント出力に対応した誤
差信号を出力する。出力された誤差信号はディジタル・
アナログ変換器（Ｄ／Ａ変換器）１４に入力され、第７
図に示すような関係の電圧として発生する。この発生電
圧は入力周波数が基準周波数に一致しているときＯボル
トとなり、また入力周波数の基準周波数よりのすに対し
て第６図に示すＶＣＯ３の制御電圧（Ｅｃ）対発振周波
数（ｆ ）特性に合せＶＣＯの発振周波数を基準周波数
と一致させるような正または負の電圧である。ただし入
力周波数が著しく変化した場合、制御電圧は目的とする
許容周波数からはずれないよう第７図のごとく制御電圧
（［！ｃ）を最小、最大値で規制する。従って上述した
ＲＯＭ１３にはＤ／Ａ変換器１４を通して第７図のよう
な特性の電圧が得られるデータビットを入力しておく。
波数の誤差をめるため、デジタル信号で周期をめている
。すなわち、水晶発振子よりなる基準信号発生器７は前
記入力デジタル信号Ａの周波数すなわち入力周波数ｆａ
のＮ倍の周波数（基準周波数）を基準信号Ｆ（第５図Ｆ
参照）として出力する。この基準信号Ｆはカウンタ９，
１０に入力される。カウンタ９，１０はタイミング発生
回路８より出力されるクリヤパルスＨ（第５図Ｈ参照）
により今迄のカウント数をクリヤするとともに新たに入
力される基準信号Ｆを入力周波数ｆａの周期時間中カウ
ントする。なお、タイミング発生回路８は第４図に示す
ような４つのフリップフロップ回路８１〜８４と、イン
バータ８５との組合せよりなる。このカウント出力はラ
ンチ回路１１．１２に入力される。ランチ回路１１．１
２はカウント出力を一時記憶し、タイミング発生回路８
より出力されるクロック信号Ｇ（第５図Ｇ参照）の制御
によりその記憶内容すなわちカウント出力をＲＯＭ１３
に出力する。ＲＯＭ１３は、予め基準周波数の周期時間
中にカウントされる基準信号量と入力周波数の周期時間
中にカウントされる基準信号量との誤差量に対応した誤
差信号を書き込んだ変換テーブルを有し、この変換テー
ブルに基づき入力された前記カウント出力に対応した誤
差信号を出力する。出力された誤差信号はディジタル・
アナログ変換器（Ｄ／Ａ変換器）１４に入力され、第７
図に示すような関係の電圧として発生する。この発生電
圧は入力周波数が基準周波数に一致しているときＯボル
トとなり、また入力周波数の基準周波数よりのすに対し
て第６図に示すＶＣＯ３の制御電圧（Ｅｃ）対発振周波
数（ｆ ）特性に合せＶＣＯの発振周波数を基準周波数
と一致させるような正または負の電圧である。ただし入
力周波数が著しく変化した場合、制御電圧は目的とする
許容周波数からはずれないよう第７図のごとく制御電圧
（［！ｃ）を最小、最大値で規制する。従って上述した
ＲＯＭ１３にはＤ／Ａ変換器１４を通して第７図のよう
な特性の電圧が得られるデータビットを入力しておく。
上述したように、周波数比較器６を付加し、それの出力
すなわちＤ／Ａ変換器１４の出力制御電圧Ｅｃをフィー
ドフォワード信号として、ＶＣＯに加えることにより、
定常位相誤差をまったく取り除くことができまたＶＣＯ
３は大幅な周波数変動にも応答性が良い発振周波数を出
力する。
すなわちＤ／Ａ変換器１４の出力制御電圧Ｅｃをフィー
ドフォワード信号として、ＶＣＯに加えることにより、
定常位相誤差をまったく取り除くことができまたＶＣＯ
３は大幅な周波数変動にも応答性が良い発振周波数を出
力する。
なお、第３の実施例は８ビツトのディジタル信号を処理
するよう構成したが、デジタル信号のビット数に対応し
てカウンタおよびラッチ回路の数量を変えることができ
る。
するよう構成したが、デジタル信号のビット数に対応し
てカウンタおよびラッチ回路の数量を変えることができ
る。
（ｆ） 発明の効果
以上の説明から明らかなように本発明によれば、定常位
相誤差を無くし、かつ入力周波数変動に対する応答性が
良いフェイズロックドループ回路が得られる。
相誤差を無くし、かつ入力周波数変動に対する応答性が
良いフェイズロックドループ回路が得られる。
第１図は従来のフェイズロックドループ回路のプロ・７
り図、第２図は本発明によるフェイズロックドループ回
路の一実施例の一例構成を示すブロック図、第３図は本
実施例における周波数比較回路の一例を示すブロック図
、第４図は周波数比較器に用いられるタイミング発生回
路のブロック図ミ第５図は前記タイミング発生回路の入
力および出力信号の波形を示す図、第６図はＶＣＯの制
御電圧と発振周波数との関係を表す特性図、第７図は周
波数比較器の特性図を示している。 図において、１は位相比較器、２はフィルタ、３は電圧
制御発振器（ＶＣＯ） 、４は分周器、５は積分回路、
６は周波数比較器、７は水晶発振器、８はタイミングパ
ルス発生回路、９．ＩＯはカウンタ、１１．１２はラッ
チ、１３はＲＯＭ、１４はディジタル・アナログ変換器
、８１〜８４はフリップフロップ回路、８５はインバー
タをそれぞれ示している。
り図、第２図は本発明によるフェイズロックドループ回
路の一実施例の一例構成を示すブロック図、第３図は本
実施例における周波数比較回路の一例を示すブロック図
、第４図は周波数比較器に用いられるタイミング発生回
路のブロック図ミ第５図は前記タイミング発生回路の入
力および出力信号の波形を示す図、第６図はＶＣＯの制
御電圧と発振周波数との関係を表す特性図、第７図は周
波数比較器の特性図を示している。 図において、１は位相比較器、２はフィルタ、３は電圧
制御発振器（ＶＣＯ） 、４は分周器、５は積分回路、
６は周波数比較器、７は水晶発振器、８はタイミングパ
ルス発生回路、９．ＩＯはカウンタ、１１．１２はラッ
チ、１３はＲＯＭ、１４はディジタル・アナログ変換器
、８１〜８４はフリップフロップ回路、８５はインバー
タをそれぞれ示している。
Claims (1)
- 位相比較器、フィルタ、電圧制御発振器、および分周器
によりフィードバックループを構成し、前記位相比較器
に対する入力周波数の変化に同期して発振するフェイズ
ロックドループ回路において、前記位相比較器の信号入
力端と前記フィルタの信号出力端との間に周波数比較器
を付加し、該周波数比較器は前記入力周波数と基準信号
発生器の基準周波数との誤差を検出してその誤差周波数
を補正する補正電圧を発生し、前記フィルタの位相誤差
出力電圧に加算することを特徴とするフェイズロックド
ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039124A JPS60182820A (ja) | 1984-02-29 | 1984-02-29 | フエイズロツクドル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039124A JPS60182820A (ja) | 1984-02-29 | 1984-02-29 | フエイズロツクドル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182820A true JPS60182820A (ja) | 1985-09-18 |
Family
ID=12544347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039124A Pending JPS60182820A (ja) | 1984-02-29 | 1984-02-29 | フエイズロツクドル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656179A1 (fr) * | 1989-12-15 | 1991-06-21 | Alcatel Espace | Demodulateur a boucle de phase. |
| JPH07260919A (ja) * | 1995-02-13 | 1995-10-13 | Furuno Electric Co Ltd | 測位信号受信機 |
-
1984
- 1984-02-29 JP JP59039124A patent/JPS60182820A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656179A1 (fr) * | 1989-12-15 | 1991-06-21 | Alcatel Espace | Demodulateur a boucle de phase. |
| JPH07260919A (ja) * | 1995-02-13 | 1995-10-13 | Furuno Electric Co Ltd | 測位信号受信機 |
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