JPS6010393B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6010393B2 JPS6010393B2 JP54111771A JP11177179A JPS6010393B2 JP S6010393 B2 JPS6010393 B2 JP S6010393B2 JP 54111771 A JP54111771 A JP 54111771A JP 11177179 A JP11177179 A JP 11177179A JP S6010393 B2 JPS6010393 B2 JP S6010393B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- memory
- data
- memory cell
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモＩＪＩこおけるメモリアレーの構成
に関するものである。
に関するものである。
従来１ケのトランジスタで１ビットを構成するメモリ。
たとえばＭＯＳ（Ｍｅｔａｌ−Ｏｄｄｅ−Ｓｅｍｉｃ−
ｏＭ肌ｔｏｒ）メモリでは第１図、第２図のよううな回
路が採用されていた。すなわち第１図において、たとえ
ばメモリセルＭＣｏを読み出す場合には、ワード線Ｗｏ
と、他のデータ線Ｄｏ に属するダミーワ−ド線ＤＷ，
に同時にパルスを印加し、メモリセルＭＣｏとＤＭ，か
らの読み出し信号として、２本のデータ線Ｄｏ，Ｄｏ
に現われる微少な差動信号出力を、プリアンプＰＡｏの
セット信号Ｓｅｔをオンにすることによってプリァンプ
Ｐんを動作させて増幅し、Ｄｏ，Ｄｏ のいずれか一方
のデータ線に現われた電圧を検出して情報“１”、“０
”を弁別していた。ここで差動信号出力が発生する理由
は以下の通りである。ダミーセルＤＭ，の容量Ｃｏに記
憶されている電圧は、メモリセルＣｏに記憶されている
情報“１”、“０”に対応した電圧のほぼ中間に設定さ
れるから、ダミーセルの読み出いこよりデータ線に現わ
れる電圧はメモリセルの“１”、“０”読み出し１こよ
るデータ線電圧のほぼ中間となる。従って「 この中間
値と“１”、“０”出力との差が極性の異なる差動信号
出力となる。
ｏＭ肌ｔｏｒ）メモリでは第１図、第２図のよううな回
路が採用されていた。すなわち第１図において、たとえ
ばメモリセルＭＣｏを読み出す場合には、ワード線Ｗｏ
と、他のデータ線Ｄｏ に属するダミーワ−ド線ＤＷ，
に同時にパルスを印加し、メモリセルＭＣｏとＤＭ，か
らの読み出し信号として、２本のデータ線Ｄｏ，Ｄｏ
に現われる微少な差動信号出力を、プリアンプＰＡｏの
セット信号Ｓｅｔをオンにすることによってプリァンプ
Ｐんを動作させて増幅し、Ｄｏ，Ｄｏ のいずれか一方
のデータ線に現われた電圧を検出して情報“１”、“０
”を弁別していた。ここで差動信号出力が発生する理由
は以下の通りである。ダミーセルＤＭ，の容量Ｃｏに記
憶されている電圧は、メモリセルＣｏに記憶されている
情報“１”、“０”に対応した電圧のほぼ中間に設定さ
れるから、ダミーセルの読み出いこよりデータ線に現わ
れる電圧はメモリセルの“１”、“０”読み出し１こよ
るデータ線電圧のほぼ中間となる。従って「 この中間
値と“１”、“０”出力との差が極性の異なる差動信号
出力となる。
第２図は第１図に示す回路を複数個（例えばここでは６
４ケ）ＢＩチップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
４ケ）ＢＩチップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
図中白丸印がメモリセル、黒丸印がダミーセルである。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号Ａｏによってト
ランジスタＱｏをオンにして、データ線Ｄｏの信号をメ
インアンプＭＡに入力して増幅し、データ出力Ｄｏ山と
して、チップ外にとり出す。さてこのような構成での欠
点は次の点に要約される。すなわち■データ線Ｄｏ，０
ｏ に現われた差動の信号の片方のみをメインアンプＭ
Ａで増幅することになるので高速性の点で劣る。■片方
の信号をとり出すためにＤｏ，Ｄｏ の亀気的不平衛が
生じやすく誤動作の原因となる。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号Ａｏによってト
ランジスタＱｏをオンにして、データ線Ｄｏの信号をメ
インアンプＭＡに入力して増幅し、データ出力Ｄｏ山と
して、チップ外にとり出す。さてこのような構成での欠
点は次の点に要約される。すなわち■データ線Ｄｏ，０
ｏ に現われた差動の信号の片方のみをメインアンプＭ
Ａで増幅することになるので高速性の点で劣る。■片方
の信号をとり出すためにＤｏ，Ｄｏ の亀気的不平衛が
生じやすく誤動作の原因となる。
■電気的特性を平衡させるべきデータ線Ｄｏ，Ｄｏが、
チップ内で幾何学的に近接していないために、Ｄｏ，Ｄ
ｏ に不平衡雑音が結合しやすく、プリアンプをオンに
した場合に誤動作の原因となる。これらの欠点により、
高速にして、高安定な瓜１メモリの設計には従来限界が
あった。従って、本発明の一つの目的は、議出し回路を
分散できるセンスアンプのレイアウトを提供することに
ある。本発明の一つの目的は、チップ面積を有効に利用
できるセンスアンプのレイアウトを提供することにある
。
チップ内で幾何学的に近接していないために、Ｄｏ，Ｄ
ｏ に不平衡雑音が結合しやすく、プリアンプをオンに
した場合に誤動作の原因となる。これらの欠点により、
高速にして、高安定な瓜１メモリの設計には従来限界が
あった。従って、本発明の一つの目的は、議出し回路を
分散できるセンスアンプのレイアウトを提供することに
ある。本発明の一つの目的は、チップ面積を有効に利用
できるセンスアンプのレイアウトを提供することにある
。
本発明の一つの目的は、近接したデータ線を比較して謙
出す半導体メモリに適合した回路技術を提供することに
ある。
出す半導体メモリに適合した回路技術を提供することに
ある。
このために、本発明の一実施例は、プリセンス・アンプ
をメモリ。
をメモリ。
マットのカラム・スイッチすなわちデータ線選択用トラ
ンジスタと反対の一端に配置することにより、高密度ピ
ッチのデータ線レイアウトを可能としたものである。第
７図は、本発明の一実施例のセンスアンプのレイアウト
を示すものである。
ンジスタと反対の一端に配置することにより、高密度ピ
ッチのデータ線レイアウトを可能としたものである。第
７図は、本発明の一実施例のセンスアンプのレイアウト
を示すものである。
同図において、ＭＡは、メイン・アンプ「 ＣＤはコモ
ン・データ線、ＣＳは、カラム・スイッチすなわちデー
タ線選択用トランジスタ、Ｄ，Ｄは相補データ線、ＭＭ
はメモリ・マットすなわち、セル・アレイ、ＰＡはプリ
アンプである。以下実施例で詳細に説明する。
ン・データ線、ＣＳは、カラム・スイッチすなわちデー
タ線選択用トランジスタ、Ｄ，Ｄは相補データ線、ＭＭ
はメモリ・マットすなわち、セル・アレイ、ＰＡはプリ
アンプである。以下実施例で詳細に説明する。
第８図は、その回路例を示すものである。
すなわち差動読み出し信号が現われるデータ線対Ｄｏ，
Ｄｏ を図中のように近接して平行に配置し、かつワー
ド線Ｗｏ〜Ｗ母，ＤＷｏ，ＤＷ，の各々１本とＤｏ，Ｄ
ｏ の交点の中で、一方の交点のみにメモリセルを接続
する。あるメモリセル（たとえばＭＣ筋）読み出す場合
には、そのセルが接続されていないデータ線Ｄｏに接続
されているダミーセルＤＭｏを同時に読み出して、デー
タ線Ｄｏ，Ｄｏ に現われた差動電圧をプリアンプＰＡ
ｏで有効に利用する。またプリァンプＰへで増幅された
差動信号は、デコーダの出力であるアドレス信号Ａｏの
印加によってトランジスタＱｏ，Ｑｏを通り差動のアン
プＭＡに入力し、再び差動で増幅される。このように本
発明では、第２図の場合とはまつたくＤｏ，Ｄｏ の電
気的平衡度は何ら阻害されることはない。第４図は、Ｄ
ｏ，Ｄｏの電気的平衡度を保つたままでのメモリセル（
８ビット）の接続法の概略図である。図中ａ，ｂ，ｃは
Ｄｏ，Ｄ。にそれぞれ１ケおき、２ケおき、４ケおきに
メモリセルを接続する方法である。第５図ａ、第６図は
シリコンゲートプロセスを用いて第４図ｂ，ｃを実現す
るレイアウト例である。第５図ｂは第５図ａのＡＡ′部
の断面図である。
Ｄｏ を図中のように近接して平行に配置し、かつワー
ド線Ｗｏ〜Ｗ母，ＤＷｏ，ＤＷ，の各々１本とＤｏ，Ｄ
ｏ の交点の中で、一方の交点のみにメモリセルを接続
する。あるメモリセル（たとえばＭＣ筋）読み出す場合
には、そのセルが接続されていないデータ線Ｄｏに接続
されているダミーセルＤＭｏを同時に読み出して、デー
タ線Ｄｏ，Ｄｏ に現われた差動電圧をプリアンプＰＡ
ｏで有効に利用する。またプリァンプＰへで増幅された
差動信号は、デコーダの出力であるアドレス信号Ａｏの
印加によってトランジスタＱｏ，Ｑｏを通り差動のアン
プＭＡに入力し、再び差動で増幅される。このように本
発明では、第２図の場合とはまつたくＤｏ，Ｄｏ の電
気的平衡度は何ら阻害されることはない。第４図は、Ｄ
ｏ，Ｄｏの電気的平衡度を保つたままでのメモリセル（
８ビット）の接続法の概略図である。図中ａ，ｂ，ｃは
Ｄｏ，Ｄ。にそれぞれ１ケおき、２ケおき、４ケおきに
メモリセルを接続する方法である。第５図ａ、第６図は
シリコンゲートプロセスを用いて第４図ｂ，ｃを実現す
るレイアウト例である。第５図ｂは第５図ａのＡＡ′部
の断面図である。
図中、ポリシリコンで形成された記憶容量形成電極ｃｐ
は、第１図のような、メモリセル内の記憶容量Ｃｏを形
成するためのものである。４００，４１０はシリコン基
板６００内に形成され、トランジスタＱを形成するため
のドレィンとソース（又はソースとドレイン）であり４
２０は４１０に対応して、Ｃｏを形成するためのドレイ
ン（又はソース）である。
は、第１図のような、メモリセル内の記憶容量Ｃｏを形
成するためのものである。４００，４１０はシリコン基
板６００内に形成され、トランジスタＱを形成するため
のドレィンとソース（又はソースとドレイン）であり４
２０は４１０に対応して、Ｃｏを形成するためのドレイ
ン（又はソース）である。
記憶容量形成電極Ｃｐおよびワード線Ｗ段，Ｗ５９、等
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。データ線Ｄ，等とワード線Ｗ５
９等は絶縁膜２０川こより分離されている。１００はデ
ータ線Ｄｏ，Ｄｏ等と拡散層４００とのコンタクト部で
ある。
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。データ線Ｄ，等とワード線Ｗ５
９等は絶縁膜２０川こより分離されている。１００はデ
ータ線Ｄｏ，Ｄｏ等と拡散層４００とのコンタクト部で
ある。
記憶容量Ｃｏの形成は、Ｎ−チャネルＭＯＳでは、ｃｐ
に高電圧を加えると、その直下に形成されるチャネルと
ｃｐ間の容量力に。
に高電圧を加えると、その直下に形成されるチャネルと
ｃｐ間の容量力に。
となる。第５図を用いて動作を簡単に説明すると、ワー
ド線たとえばＷ６ｏにパルス電圧を印加するとトランジ
スタＱ（第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃ
ｏの記憶電圧はデータ線Ｄｏの容量とＣｏで分圧された
形でＤｏに電圧が現われることになる。一方、これと対
になるデータ線Ｄｏには、トランジスタＱが存在しない
から、出力は現われない。Ｄｏに現われる出力は、前述
したようにダミーセル（図中省略）からの出力だけとな
る。なお第５図から明らかなようにＤｏとＤ，における
コンタクト部の拡散層間の距離を中間にＡＩ配線が存在
するために、大にできる。そのためＤｏ，Ｄ，間のパン
チスルーが避けられる利点もある。さらに第３図の他の
利点はプリアンプＰへのレイアウトが従釆に比べ容易と
なることである。すなわち従来の第１図、第２図では、
互いに一直線上にレイアウトされているＤｏ，Ｄｏの中
間に、メモリセルよりもはるかに占有面積大でしかも回
路構成の複雑なＰへをレイアウトしなければならず、デ
ータ線のピッチを考えることはきわめて困難であった。
しかし第３図では、データ線のピッチ方向に対して、従
来のほぼ２倍のレイアウト上の面積的余裕がでてくるの
で、レイアウトがきわめて容易となる。またプリアンプ
ＰＡｏの配置は第３図のようにＭＡ側でもよいし、ある
いはＤｏ，Ｄｏ 上の他端（Ｗ６３側）でもよい。
ド線たとえばＷ６ｏにパルス電圧を印加するとトランジ
スタＱ（第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃ
ｏの記憶電圧はデータ線Ｄｏの容量とＣｏで分圧された
形でＤｏに電圧が現われることになる。一方、これと対
になるデータ線Ｄｏには、トランジスタＱが存在しない
から、出力は現われない。Ｄｏに現われる出力は、前述
したようにダミーセル（図中省略）からの出力だけとな
る。なお第５図から明らかなようにＤｏとＤ，における
コンタクト部の拡散層間の距離を中間にＡＩ配線が存在
するために、大にできる。そのためＤｏ，Ｄ，間のパン
チスルーが避けられる利点もある。さらに第３図の他の
利点はプリアンプＰへのレイアウトが従釆に比べ容易と
なることである。すなわち従来の第１図、第２図では、
互いに一直線上にレイアウトされているＤｏ，Ｄｏの中
間に、メモリセルよりもはるかに占有面積大でしかも回
路構成の複雑なＰへをレイアウトしなければならず、デ
ータ線のピッチを考えることはきわめて困難であった。
しかし第３図では、データ線のピッチ方向に対して、従
来のほぼ２倍のレイアウト上の面積的余裕がでてくるの
で、レイアウトがきわめて容易となる。またプリアンプ
ＰＡｏの配置は第３図のようにＭＡ側でもよいし、ある
いはＤｏ，Ｄｏ 上の他端（Ｗ６３側）でもよい。
Ｗ６３側にＰへを配置すると第３図のごとき、片端にの
みレイアウトの比較的困難な制御回路（ＰＡｏ，Ｑｏな
ど）が集中することはなくなる。場合によってはプリア
ンプをデータ線上のＭＡ側とＷ６３側とで交互に配置す
ることもできる。このように本発明によればレイアウト
の自由度は大幅に増すことができる。また第５図、第６
図では、ワード線がポリＳｉの例であるが、ワード線が
ＡＩの場合にも同様にレイアウト可能で、またＡＩゲー
トの場合にも同様である。
みレイアウトの比較的困難な制御回路（ＰＡｏ，Ｑｏな
ど）が集中することはなくなる。場合によってはプリア
ンプをデータ線上のＭＡ側とＷ６３側とで交互に配置す
ることもできる。このように本発明によればレイアウト
の自由度は大幅に増すことができる。また第５図、第６
図では、ワード線がポリＳｉの例であるが、ワード線が
ＡＩの場合にも同様にレイアウト可能で、またＡＩゲー
トの場合にも同様である。
また本例では１ケのトランジスタで１ビットを構成する
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図、第４図の考え
方を応用すれば、すべてのメモリは１に適用できること
は明らかである。
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図、第４図の考え
方を応用すれば、すべてのメモリは１に適用できること
は明らかである。
第３図において、ＣＤ，ＣＤはデータの書込み、議出し
のための共通のデータ線である。以上から高速、高安定
動作のメモリは１が実現できることになる。
のための共通のデータ線である。以上から高速、高安定
動作のメモリは１が実現できることになる。
第１図、第２図は１ケのトランジスタで１ビットを構成
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレイアウトの実施例、第７図は本発明の一実施例
のセンスアーンプのレイアウトである。 Ｄｏ，Ｄｏ ，Ｄ，：データ線、Ｗｏ……………Ｗ６２
：ワード線、ＤＷの ＤＷ，：ダミーセルのワード線、
ＭＣｏ，ＭＣ，：メモリセル、ＤＭｏ，ＤＭ，：ダミー
セル、Ｃｏ：記憶容量、Ｑメモリセル内トランジスタ、
ＷＤ：ワードドライバ、Ｑ。 ，Ｑ。〜Ｑ３：データ線選択用トランジスタ、Ａｏ〜Ａ
母：アドレス信号、ＰＡｏ〜ＰＡ６３：プリアンプ、Ｍ
Ａ：メインアンプ、Ｓｅｔ：セット信号、ＣＰ：Ｃ。形
成用電極。第１図 第２図 第３図 第４図 第５図 第６図 第７図
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレイアウトの実施例、第７図は本発明の一実施例
のセンスアーンプのレイアウトである。 Ｄｏ，Ｄｏ ，Ｄ，：データ線、Ｗｏ……………Ｗ６２
：ワード線、ＤＷの ＤＷ，：ダミーセルのワード線、
ＭＣｏ，ＭＣ，：メモリセル、ＤＭｏ，ＤＭ，：ダミー
セル、Ｃｏ：記憶容量、Ｑメモリセル内トランジスタ、
ＷＤ：ワードドライバ、Ｑ。 ，Ｑ。〜Ｑ３：データ線選択用トランジスタ、Ａｏ〜Ａ
母：アドレス信号、ＰＡｏ〜ＰＡ６３：プリアンプ、Ｍ
Ａ：メインアンプ、Ｓｅｔ：セット信号、ＣＰ：Ｃ。形
成用電極。第１図 第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- １ 複数の半導体メモリ・セルを行列に配置したメモリ
・マトリクスと、上記マトリクス内で上記メモリ・セル
に電気的に結合されるべき縦方向に走るワード線および
横方向に走るデータ線と、上記データ線の２つを対とな
し、１方のデータ線の電位を基準として他方のデータ線
に現われるメモリ・セルの記憶信号を読み取るセンス・
アンプとを具備して成る半導体メモリにおいて、上記対
のデータ線は隣り合う列で平行に配置され、上記センス
・アンプは上記メモリ・マトリクスのデータ線選択用ト
ランジスタと反対側の端部に配置されて成ることを特徴
とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111771A JPS6010393B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111771A JPS6010393B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534400A JPS5534400A (en) | 1980-03-10 |
| JPS6010393B2 true JPS6010393B2 (ja) | 1985-03-16 |
Family
ID=14569748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111771A Expired JPS6010393B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010393B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI614747B (zh) * | 2011-01-26 | 2018-02-11 | 半導體能源研究所股份有限公司 | 記憶體裝置及半導體裝置 |
-
1979
- 1979-09-03 JP JP54111771A patent/JPS6010393B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534400A (en) | 1980-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4922460A (en) | Semiconductor memory device with folded bit line structure suitable for high density | |
| US4675845A (en) | Semiconductor memory | |
| USRE32708E (en) | Semiconductor memory | |
| JP3364549B2 (ja) | 半導体記憶装置 | |
| US5528542A (en) | Sense amplifier | |
| JPH05129554A (ja) | ダイナミツク型半導体記憶装置 | |
| US4922453A (en) | Bit line structure of dynamic type semiconductor memory device | |
| US6975552B2 (en) | Hybrid open and folded digit line architecture | |
| JP3415420B2 (ja) | 半導体集積回路装置 | |
| JPS6010393B2 (ja) | 半導体メモリ | |
| JP2902666B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH0321996B2 (ja) | ||
| JPS601711B2 (ja) | 半導体メモリ | |
| JP3083094B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPS601710B2 (ja) | 半導体メモリ | |
| JPH1093048A (ja) | 半導体記憶装置 | |
| JPS6019597B2 (ja) | 半導体メモリ | |
| JPS6011395B2 (ja) | 半導体メモリ | |
| JPS6019596B2 (ja) | 半導体メモリ | |
| JP2005503663A (ja) | オープンディジットアレイ用のセンスアンプおよびアーキテクチャ | |
| JP2848627B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP2586042B2 (ja) | ダイナミック半導体記憶装置 | |
| JPS603703B2 (ja) | 半導体メモリ | |
| JPS603704B2 (ja) | 半導体メモリ | |
| JPS603702B2 (ja) | 体導体メモリ |