JPS60165752A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60165752A JPS60165752A JP59021097A JP2109784A JPS60165752A JP S60165752 A JPS60165752 A JP S60165752A JP 59021097 A JP59021097 A JP 59021097A JP 2109784 A JP2109784 A JP 2109784A JP S60165752 A JPS60165752 A JP S60165752A
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- JP
- Japan
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- film
- signal lines
- lines
- differential
- semiconductor integrated
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路に関し、特に差動増幅器を含む
半導体集積回路に関する。
半導体集積回路に関する。
（従来技術）
半導体集積回路は、大規模化が進むにつれてパターンの
微細化、多層化及び回路のダイナミック化が進み、差動
増幅回路を含むものが多くなってきた。
微細化、多層化及び回路のダイナミック化が進み、差動
増幅回路を含むものが多くなってきた。
第１図（ａｌ 、 （ｂ）は従来のＭＯ８型集積回路の
一例の平面図及び断面図である。
一例の平面図及び断面図である。
第１図（ａｌ 、 （ｂ）において、１は信号線を形成
する金属配線層、２はグランド又は電源を形成する金属
配線層、３はＮ型拡散層、４は金属配線層と拡散層との
コンタクト、５はトランジスタのゲートや層間絶縁膜を
形成するシリコンの酸化膜、６はパッシベーションと呼
ばれる保護膜で、通常はシリコンの酸化膜、窒化膜、す
／ガラス等が使われる。７はクリコン基板でおる。
する金属配線層、２はグランド又は電源を形成する金属
配線層、３はＮ型拡散層、４は金属配線層と拡散層との
コンタクト、５はトランジスタのゲートや層間絶縁膜を
形成するシリコンの酸化膜、６はパッシベーションと呼
ばれる保護膜で、通常はシリコンの酸化膜、窒化膜、す
／ガラス等が使われる。７はクリコン基板でおる。
第２図は従来の差動増幅回路の一例の回路図である。
第２図において゛、Ｑ１〜Ｑ６はＭＯＳＦＥＴ、Ｄ。
Ｄは差動信号線、Ｐは差動増幅器のプリチャージ信号線
、Ｓは差動増幅器の開始信号線である。
、Ｓは差動増幅器の開始信号線である。
こうした集積回路は、大規模が進むにつれてパターンの
微細化が行なわれるが、各層の厚さ方向の変化は金属配
線層のエレクトロマイグレーンヨ７等の信頼性確保のた
めにほとんど変化しない。
微細化が行なわれるが、各層の厚さ方向の変化は金属配
線層のエレクトロマイグレーンヨ７等の信頼性確保のた
めにほとんど変化しない。
従って、通常のプリ７ト板と異って、電気力線の影響で
隣接配線間の容量が増大する。例えば、２５６キロビツ
トメモリ程度のパターンでは隣接配線間容量は全配線容
量の２０チくらいになる。従って、隣接する配線で一方
の信号線の電位が変化すると他方の信号線に雑音を生じ
る。この雑音は、例えば差動信号線の一方に生じると差
動増幅器の誤動作を引起こす場合がある。こうした問題
の対策として、通常はグランド電位を印加された層を上
下に形成した遮蔽が考えられるが、集積回路では多層化
は不利である。このように、差動増幅器を含む半導体集
積回路では、雑音を生じやすいかあるいは雑音を防ごう
とすると製造において不利となるという欠点がおった。
隣接配線間の容量が増大する。例えば、２５６キロビツ
トメモリ程度のパターンでは隣接配線間容量は全配線容
量の２０チくらいになる。従って、隣接する配線で一方
の信号線の電位が変化すると他方の信号線に雑音を生じ
る。この雑音は、例えば差動信号線の一方に生じると差
動増幅器の誤動作を引起こす場合がある。こうした問題
の対策として、通常はグランド電位を印加された層を上
下に形成した遮蔽が考えられるが、集積回路では多層化
は不利である。このように、差動増幅器を含む半導体集
積回路では、雑音を生じやすいかあるいは雑音を防ごう
とすると製造において不利となるという欠点がおった。
（発明の目的）
本発明の目的は、上記欠点を除去し、差動信号線に引起
される雑音を低減し安定に動作する差動増幅回路を含む
半導体集積回路を提供することにある。
される雑音を低減し安定に動作する差動増幅回路を含む
半導体集積回路を提供することにある。
（発明の構成）
本発明の半導体集積回路は、差動増幅回路を含む半導体
集積回路において、前記差動増幅回路の２本の差動信号
線を平行に隣り合って形成し、その両外側に低抵抗体で
相互に短絡された２本の配線をそれぞれ配置することに
より構成される。
集積回路において、前記差動増幅回路の２本の差動信号
線を平行に隣り合って形成し、その両外側に低抵抗体で
相互に短絡された２本の配線をそれぞれ配置することに
より構成される。
（実施例）
次に本発明の実施例について図面を用いて説明する。
第３図（ａｌ 、 （ｂｌは本発明の一実施例の平面図
及び断面図である。
及び断面図である。
この実施例は、差動増幅回路を含む半導体集積回路にお
いて、差動増幅回路の２本の差動信号線８Ｒ、８Ｌを平
行に隣り合って形成し、その両外側に低抵抗体で相互に
短絡された２本の配線２Ｒ。
いて、差動増幅回路の２本の差動信号線８Ｒ、８Ｌを平
行に隣り合って形成し、その両外側に低抵抗体で相互に
短絡された２本の配線２Ｒ。
２Ｌをそれぞれ配置することにより構成される。
更に詳しく説明すると、配線２Ｒ２２Ｌは金属などの導
体で形成され、例えば図示するように。
体で形成され、例えば図示するように。
コンタクト４全通して低抵抗体の拡散層３で互いに短絡
され、同電位に保たれる。この実施例では拡散層３で短
絡しであるが、他の手段で短絡しても良い。要は同電位
に保たれることが重要なのである。
され、同電位に保たれる。この実施例では拡散層３で短
絡しであるが、他の手段で短絡しても良い。要は同電位
に保たれることが重要なのである。
尚、ＩＲ，ＩＬは信号線、５はシリコン酸化膜。
６・は保護膜、７はシリコン基板でめる。
この実施例において、信号線ＩＲの電位を急激に変化さ
せた場合、信号線ＩＲと２Ｒとの間に形成される容量の
ために信号線２Ｒに雑音を生じるが、信号線２Ｌも同電
位であるため、差動信号線８Ｒ，８Ｌには同様の雑音を
生じる。そのため、差動信号線８Ｒ，８Ｌの差動値は変
化しない。配線２Ｒ，２Ｔ、はシールドのために配置す
るだけでなく、通常の信号線、電源線などにも使用でき
る。
せた場合、信号線ＩＲと２Ｒとの間に形成される容量の
ために信号線２Ｒに雑音を生じるが、信号線２Ｌも同電
位であるため、差動信号線８Ｒ，８Ｌには同様の雑音を
生じる。そのため、差動信号線８Ｒ，８Ｌの差動値は変
化しない。配線２Ｒ，２Ｔ、はシールドのために配置す
るだけでなく、通常の信号線、電源線などにも使用でき
る。
配線２Ｊ ２Ｌは、パターンの微細化が進むとさほどチ
ップ面積の増大に影響を与えないし、新たな工程を追加
することなく追加できる。
ップ面積の増大に影響を与えないし、新たな工程を追加
することなく追加できる。
（発明の効果）
以上詳細に説明したように、本発明によれば、差動信号
線に引起される雑音を低減し安定動作する差動増幅回路
を含む半導体集積回路が得られる。
線に引起される雑音を低減し安定動作する差動増幅回路
を含む半導体集積回路が得られる。
５−
第１図（ａ） 、 （ｂ）は従来のＭＯ８集積回路の一
例の平面図及び断面図、第２図は従来の差動増幅回路の
一例の回路図、第３図（ａ）、Φ）は本発明の一実施例
の平面図及び断面図である。 １ 、ＩＲ，ＩＬ・・・・・・信号線、２・・・・・・
金属配線層（定電位源接続用）、２Ｒ，ＺＬ・・・・・
・配線、３・・・用拡散層、４・・・・・・コンタクト
、５・・・・・・シリコン酸化膜、６・・・・・・保護
膜、７・・・・・・シリコン基板、８Ｒ１８Ｌ・・・・
・・差動信号線、Ｄ、Ｄ・・・・・・差動信号線、Ｐ・
・・・・・プリチャージ信号線、Ｓ・・・・・・開始信
号線。 ６− （久フ （１７） 事２圀 ２５５−
例の平面図及び断面図、第２図は従来の差動増幅回路の
一例の回路図、第３図（ａ）、Φ）は本発明の一実施例
の平面図及び断面図である。 １ 、ＩＲ，ＩＬ・・・・・・信号線、２・・・・・・
金属配線層（定電位源接続用）、２Ｒ，ＺＬ・・・・・
・配線、３・・・用拡散層、４・・・・・・コンタクト
、５・・・・・・シリコン酸化膜、６・・・・・・保護
膜、７・・・・・・シリコン基板、８Ｒ１８Ｌ・・・・
・・差動信号線、Ｄ、Ｄ・・・・・・差動信号線、Ｐ・
・・・・・プリチャージ信号線、Ｓ・・・・・・開始信
号線。 ６− （久フ （１７） 事２圀 ２５５−
Claims (1)
- 差動増幅回路を含む半導体集積回路において、前記差動
増幅回路の２本の差動信号線を平行に隣り合って形成し
、その両外側に低抵抗体で相互に短絡された２本の配線
をそれぞれ配置したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021097A JPS60165752A (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021097A JPS60165752A (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60165752A true JPS60165752A (ja) | 1985-08-28 |
Family
ID=12045365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021097A Pending JPS60165752A (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165752A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5050238A (en) * | 1988-07-12 | 1991-09-17 | Sanyo Electric Co., Ltd. | Shielded front end receiver circuit with IF amplifier on an IC |
| US5155570A (en) * | 1988-06-21 | 1992-10-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit having a pattern layout applicable to various custom ICs |
| US5160997A (en) * | 1988-08-12 | 1992-11-03 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit with shield electrodes for protecting the interconnection lines from undesirable radiation |
| WO2023162814A1 (ja) * | 2022-02-28 | 2023-08-31 | ローム株式会社 | 増幅器、増幅回路、および電流検出装置 |
-
1984
- 1984-02-08 JP JP59021097A patent/JPS60165752A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155570A (en) * | 1988-06-21 | 1992-10-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit having a pattern layout applicable to various custom ICs |
| US5050238A (en) * | 1988-07-12 | 1991-09-17 | Sanyo Electric Co., Ltd. | Shielded front end receiver circuit with IF amplifier on an IC |
| US5160997A (en) * | 1988-08-12 | 1992-11-03 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit with shield electrodes for protecting the interconnection lines from undesirable radiation |
| WO2023162814A1 (ja) * | 2022-02-28 | 2023-08-31 | ローム株式会社 | 増幅器、増幅回路、および電流検出装置 |
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