JPS60148161A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60148161A JPS60148161A JP59003429A JP342984A JPS60148161A JP S60148161 A JPS60148161 A JP S60148161A JP 59003429 A JP59003429 A JP 59003429A JP 342984 A JP342984 A JP 342984A JP S60148161 A JPS60148161 A JP S60148161A
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- 239000000758 substrate Substances 0.000 claims description 25
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらにはＭＯ８型
半導体集積回路装置に埠用して特に有効な技術に関する
もので、たとえば、内部にＣ−ＭＯ８論理回路が形成さ
れた半導体集積回路装置に利用して有効な技術に関する
ものである。
半導体集積回路装置に埠用して特に有効な技術に関する
もので、たとえば、内部にＣ−ＭＯ８論理回路が形成さ
れた半導体集積回路装置に利用して有効な技術に関する
ものである。
〔背景技術〕 。
例えば、第１図に示すようなＣ−ＭＯ８論理回路２０が
内部に形成された半導体集積回路装置にあっては、その
Ｃ−ＭＯ８論理回路２０のゲート絶縁が外部接続用端子
ＩＮなどから侵入する静電気などによって破壊されない
ようにするため、その入力ラインに過電圧保護回路１０
を設けることが必要となる。この過電圧保護回路１０は
電圧クランプ素子を用いて構成される。具体的には、第
１図に示すように、入力ラインに直列挿入された抵抗Ｒ
ｉの後にクランプ素子としてのＭＯ５電界効果トランジ
スタＱｉを並列に挿入することなどにより構成される。
内部に形成された半導体集積回路装置にあっては、その
Ｃ−ＭＯ８論理回路２０のゲート絶縁が外部接続用端子
ＩＮなどから侵入する静電気などによって破壊されない
ようにするため、その入力ラインに過電圧保護回路１０
を設けることが必要となる。この過電圧保護回路１０は
電圧クランプ素子を用いて構成される。具体的には、第
１図に示すように、入力ラインに直列挿入された抵抗Ｒ
ｉの後にクランプ素子としてのＭＯ５電界効果トランジ
スタＱｉを並列に挿入することなどにより構成される。
この場合、ＭＯ８電界効果トランジスタＱｉは、そのド
イレンＤが入力ラインに接続され、またそのゲートＧと
ソースＳとが共通接続されて接地電位ＧＮＤに接続され
る。これにより、入力ラインに静電気などの過電圧が乗
ると、そのライン電圧が上記ＭＯ８電界効果トランジス
タＱｉを通して一定以下にクランプされるようになる。
イレンＤが入力ラインに接続され、またそのゲートＧと
ソースＳとが共通接続されて接地電位ＧＮＤに接続され
る。これにより、入力ラインに静電気などの過電圧が乗
ると、そのライン電圧が上記ＭＯ８電界効果トランジス
タＱｉを通して一定以下にクランプされるようになる。
＄２図は上記過電圧保護回路１０付近の素子構造の概略
を示す。第１図に示した回路を含む半導体集積回路装置
はｐ−型シリコン半導体基体３０を用いて形成されてい
る。この基体３０には、先ず、ｎチャンネルＭＯ８電界
効果トランジスタＱｎを形成するためのｎ１型ソース・
ドレイン領域３４が形成されている。また、ｎ”型ウェ
ル３２が形成され、このウェル３２にＰチャンネルＭＯ
３電界効果トランジスタＱｐを形成するためのＰ＋型ソ
ース・ドレイン領域３６が形成されている。両トランジ
スタＱｎ、Ｑｐにより上記Ｃ−ＭＯ８論理回路２０が構
成される。また、上記基体３０には、上記電圧クランプ
素子としてのＭＯ８電界効果トランジスタＱｉを形成す
るためのｎ１型ソース・ドレイン領域３４も形成されて
いる。この電圧クランプ素子としてのＭＯ８電界効果ト
ランジスタＱｉは、例えばそのゲート絶縁膜を厚くする
ことなどにより、入力信号レベルよるも高く、かつ上記
Ｃ−ＭＯ８論理回路２０の破壊電圧よりも低いしきい値
をもつように形成される。
を示す。第１図に示した回路を含む半導体集積回路装置
はｐ−型シリコン半導体基体３０を用いて形成されてい
る。この基体３０には、先ず、ｎチャンネルＭＯ８電界
効果トランジスタＱｎを形成するためのｎ１型ソース・
ドレイン領域３４が形成されている。また、ｎ”型ウェ
ル３２が形成され、このウェル３２にＰチャンネルＭＯ
３電界効果トランジスタＱｐを形成するためのＰ＋型ソ
ース・ドレイン領域３６が形成されている。両トランジ
スタＱｎ、Ｑｐにより上記Ｃ−ＭＯ８論理回路２０が構
成される。また、上記基体３０には、上記電圧クランプ
素子としてのＭＯ８電界効果トランジスタＱｉを形成す
るためのｎ１型ソース・ドレイン領域３４も形成されて
いる。この電圧クランプ素子としてのＭＯ８電界効果ト
ランジスタＱｉは、例えばそのゲート絶縁膜を厚くする
ことなどにより、入力信号レベルよるも高く、かつ上記
Ｃ−ＭＯ８論理回路２０の破壊電圧よりも低いしきい値
をもつように形成される。
しかしながら、上述した半導体集積回路装置では、上記
過電圧保護回路１０が静電気などの過電圧を接地電位に
逃がすときに、Ｃ−ＭＯ５論理回路２０が形成されてい
る半導体基体３０に瞬間的に大きな電流Ｉｔを流す、こ
の電流Ｉｉにより、付近の電位が瞬間的にもち上がって
、例えば上記Ｃ−ＭＯ８論理回路２０にラッチアップを
生しさせるなどの悪影響をもたらすことがある、という
ことが本発明者によって明らかとされた。
過電圧保護回路１０が静電気などの過電圧を接地電位に
逃がすときに、Ｃ−ＭＯ５論理回路２０が形成されてい
る半導体基体３０に瞬間的に大きな電流Ｉｔを流す、こ
の電流Ｉｉにより、付近の電位が瞬間的にもち上がって
、例えば上記Ｃ−ＭＯ８論理回路２０にラッチアップを
生しさせるなどの悪影響をもたらすことがある、という
ことが本発明者によって明らかとされた。
また、静電気などのような高い電圧が上記入力ラインに
乗った場合は、いわゆるブレークダウンにより上記ＭＯ
８電界効果トランジスタＱｉのｎ＋型トドレイン領域３
４らＰ−型半導体基体３０にアバランシェ電流が流れる
ことがあり、このアバランシェ電流が流れることにより
上記ＭＯ５電界効果トランジスタＱｉ自体が破壊される
恐れが生じる、ということも本発明者によって明らかと
された。
乗った場合は、いわゆるブレークダウンにより上記ＭＯ
８電界効果トランジスタＱｉのｎ＋型トドレイン領域３
４らＰ−型半導体基体３０にアバランシェ電流が流れる
ことがあり、このアバランシェ電流が流れることにより
上記ＭＯ５電界効果トランジスタＱｉ自体が破壊される
恐れが生じる、ということも本発明者によって明らかと
された。
この発明は、以上のうよな問題点に着目してなされたも
のである。
のである。
この発明の目的は、保護回路の動作による悪影響をなく
すようにした半導体集積回路装置技術を提供するもので
ある。
すようにした半導体集積回路装置技術を提供するもので
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、過電圧保護回路をなす電圧クランプ素子を絶
縁膜上に形成することにより、保護回路の動作による電
流が付近の半導体基ＩＱ位をもち上げることを防ぎ、こ
れにより保護１路の動作による悪影響をなくす、という
目的を達成するものである。
縁膜上に形成することにより、保護回路の動作による電
流が付近の半導体基ＩＱ位をもち上げることを防ぎ、こ
れにより保護１路の動作による悪影響をなくす、という
目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第３図はこの発明の実施例による半導体集積回路装置の
過電圧保護回路付近の回路を示す。
過電圧保護回路付近の回路を示す。
また、第４図は上記回路が形成されている部分の素子構
造の一実施例を示す。
造の一実施例を示す。
第３図および第４図に示す回路および素子が形成された
半導体集積回路装置は、電圧クランプ素子による過電圧
保護回路が設けられたＣ−ＭＯ８型論理用半導体集積回
路装置であって、内部回路が形成される半導体基体３０
を覆う絶縁膜３２上に別の半導体基体４４が部分的に設
けられ、この半導体基体４４に上記電圧クランプ素子が
形成されている。ここで、上記電圧クランプ素子が形成
される半導体基体４４は接地電位ＧＮＤに接続されてい
る。電圧クランプ素子としてはｎチャンネルＭＯ３電界
効果トランジスタＱｉが上記絶縁膜上半導体基体４４に
形成されている。
半導体集積回路装置は、電圧クランプ素子による過電圧
保護回路が設けられたＣ−ＭＯ８型論理用半導体集積回
路装置であって、内部回路が形成される半導体基体３０
を覆う絶縁膜３２上に別の半導体基体４４が部分的に設
けられ、この半導体基体４４に上記電圧クランプ素子が
形成されている。ここで、上記電圧クランプ素子が形成
される半導体基体４４は接地電位ＧＮＤに接続されてい
る。電圧クランプ素子としてはｎチャンネルＭＯ３電界
効果トランジスタＱｉが上記絶縁膜上半導体基体４４に
形成されている。
実施例についてさらに具体的に説明すると、先ず回路的
構成については、第３図に示すように、入力ラインに直
列に挿入された抵抗Ｒｉの後にクランプ素子としてのＭ
Ｏ８電界効果トランジスタＱｉを並列に挿入することに
より上記過電圧保護回路１０が構成される。この場合、
ＭＯ８電界効果トランジスタＱｉは、そのドレインＤが
入力ラインに接続さ九、またそのゲートＧとソースＳと
が共通接続されて接地電位ＧＮＤに接続される。
構成については、第３図に示すように、入力ラインに直
列に挿入された抵抗Ｒｉの後にクランプ素子としてのＭ
Ｏ８電界効果トランジスタＱｉを並列に挿入することに
より上記過電圧保護回路１０が構成される。この場合、
ＭＯ８電界効果トランジスタＱｉは、そのドレインＤが
入力ラインに接続さ九、またそのゲートＧとソースＳと
が共通接続されて接地電位ＧＮＤに接続される。
これにより、入力ラインに静電気などの過電圧が乗ると
、そのライン電圧が上記ＭＯ８電界効果トランジスタＱ
ｉを通して一定以下にクランプされるようになる。
、そのライン電圧が上記ＭＯ８電界効果トランジスタＱ
ｉを通して一定以下にクランプされるようになる。
次に、構造的な構成については、第４図に示すように、
ｐ−型シリコン半導体基体３０が使用されている。この
基体３０には、ｎチャンネルＭＯ８電界効果トランジス
タＱｎを形成するためのｎ＋型ソース・ドレイン領域３
４が形成されている。また、ｎ−型ウェル３２が形成さ
れ、このウェル３２にｐチャンネルＭＯ３電界効果トラ
ンジスタＱｐを形成するためのｐ＋型ソース・ドレイン
領域３６が形成されている。両トランジスタＱ ｎ ＋
Ｑ ｐにより上記Ｃ−ＭＯ８論理回路２０が構成され
る。
ｐ−型シリコン半導体基体３０が使用されている。この
基体３０には、ｎチャンネルＭＯ８電界効果トランジス
タＱｎを形成するためのｎ＋型ソース・ドレイン領域３
４が形成されている。また、ｎ−型ウェル３２が形成さ
れ、このウェル３２にｐチャンネルＭＯ３電界効果トラ
ンジスタＱｐを形成するためのｐ＋型ソース・ドレイン
領域３６が形成されている。両トランジスタＱ ｎ ＋
Ｑ ｐにより上記Ｃ−ＭＯ８論理回路２０が構成され
る。
さらに、上記半導体基体３０には、該基体３０の表面を
覆う厚いフィールド酸化絶縁膜４０、上記ＭＯ３電界効
果トランジスタＱｎ、Ｑｐのゲート酸化膜４２、パシベ
ーション膜５０．および電極５２などが形成されている
。ことで、上記フィールド酸化絶縁膜４０の上には単結
晶状態のシリコンによる半導体基体４４が部分的に設け
られている。この半導体基体４４は上記酸化絶縁膜４０
上にて例えばレーザ・アニールなどにより単結晶化され
たものであって、この絶縁膜上半導体基体４４に、上記
電圧クランプ素子としてのＭＯ３電界効果トランジスタ
Ｑｉを形成するためのｎ９型ソース・ドレイン領域４４
ｎおよびｐ型頭域４４Ｐが形成されている。さらに、そ
のＰ型頭域４４ｐの上には、薄いゲート酸化膜４８を介
して多結晶シリコンによるゲート４６が形成されている
。
覆う厚いフィールド酸化絶縁膜４０、上記ＭＯ３電界効
果トランジスタＱｎ、Ｑｐのゲート酸化膜４２、パシベ
ーション膜５０．および電極５２などが形成されている
。ことで、上記フィールド酸化絶縁膜４０の上には単結
晶状態のシリコンによる半導体基体４４が部分的に設け
られている。この半導体基体４４は上記酸化絶縁膜４０
上にて例えばレーザ・アニールなどにより単結晶化され
たものであって、この絶縁膜上半導体基体４４に、上記
電圧クランプ素子としてのＭＯ３電界効果トランジスタ
Ｑｉを形成するためのｎ９型ソース・ドレイン領域４４
ｎおよびｐ型頭域４４Ｐが形成されている。さらに、そ
のＰ型頭域４４ｐの上には、薄いゲート酸化膜４８を介
して多結晶シリコンによるゲート４６が形成されている
。
以上にようにして絶縁膜上に半導体基体４４が設けられ
、さらにこの絶縁膜上半感体基体４４に電圧クランプ素
子としてのＭＯ３電界効果トランジスタＱｉが形成され
ている。このＭＯ５電界効果トランジスタＱｉは、その
ドレインＤが信号ライン側に、またそのゲートＧとソー
スＳが接地電位ＧＮＤに接続される。さらに実施例では
、第５図および第６図に示すように、上記絶縁膜上半導
体基体４４のｐ型頭域４４Ｐも接地電位ＧＮＤに接続さ
れている。
、さらにこの絶縁膜上半感体基体４４に電圧クランプ素
子としてのＭＯ３電界効果トランジスタＱｉが形成され
ている。このＭＯ５電界効果トランジスタＱｉは、その
ドレインＤが信号ライン側に、またそのゲートＧとソー
スＳが接地電位ＧＮＤに接続される。さらに実施例では
、第５図および第６図に示すように、上記絶縁膜上半導
体基体４４のｐ型頭域４４Ｐも接地電位ＧＮＤに接続さ
れている。
ここで、第５図は上記絶縁膜上半導体基体４４に形成さ
れたＭＯ５電界効果トランジスタの平面レイアウト状態
を示す。
れたＭＯ５電界効果トランジスタの平面レイアウト状態
を示す。
また、第６図は第５図のＶｌ−Ｖ１部分の断面状態を示
す。
す。
さて、以上のように構成された半導体集積回路装置では
、内部のＣ−ＭＯ３論理回路２ｏを静電気などの過電圧
から保護する回路１ｏが絶縁膜４０上に形成されている
ことにより、該保護回路１０が動作して上記ＭＯ８電界
効果トランジスタＱｉに瞬間的に大きな電流Ｉｉが流れ
ても、その電流Ｉｔは上記論理回路２０が形成されてい
る半導体基体３０の内部を経ることなく、接地電位ＧＮ
Ｄに流し落とされる。これにより、論理回路２０が形成
されている半導基体３０の電位が部分的にもち上げられ
て例えば該Ｃ−ＭＯ３論理回路２０がラッチアップする
、といったような悪影響が確実に防止されるようになる
。
、内部のＣ−ＭＯ３論理回路２ｏを静電気などの過電圧
から保護する回路１ｏが絶縁膜４０上に形成されている
ことにより、該保護回路１０が動作して上記ＭＯ８電界
効果トランジスタＱｉに瞬間的に大きな電流Ｉｉが流れ
ても、その電流Ｉｔは上記論理回路２０が形成されてい
る半導体基体３０の内部を経ることなく、接地電位ＧＮ
Ｄに流し落とされる。これにより、論理回路２０が形成
されている半導基体３０の電位が部分的にもち上げられ
て例えば該Ｃ−ＭＯ３論理回路２０がラッチアップする
、といったような悪影響が確実に防止されるようになる
。
また、上記絶縁膜上半導体基体４４のＰ型頭域４４ｐを
一地電位にＧＮＤに接続したことにより、入力ラインに
高い過電圧が乗って上記ＭＯ８電界効果トランジスタＱ
ｉのｎ′型ドレイン領域４４ｎからＰ型領域４４Ｐにア
バランシェ電流が流れるようなことがあっても、つまり
ブレークダウンが生じるようなことがあっても、その電
流を上記ｐ型領域４４ｐから確実に吸取って接地電位Ｇ
ＮＤに流し落すことができる。これにより、ＭＯ３電界
効果トランジスタＱｉはアバランシェ電流によって破壊
される恐れが大幅に少なくなる。つまり、耐破壊性が大
幅に向上させられる。
一地電位にＧＮＤに接続したことにより、入力ラインに
高い過電圧が乗って上記ＭＯ８電界効果トランジスタＱ
ｉのｎ′型ドレイン領域４４ｎからＰ型領域４４Ｐにア
バランシェ電流が流れるようなことがあっても、つまり
ブレークダウンが生じるようなことがあっても、その電
流を上記ｐ型領域４４ｐから確実に吸取って接地電位Ｇ
ＮＤに流し落すことができる。これにより、ＭＯ３電界
効果トランジスタＱｉはアバランシェ電流によって破壊
される恐れが大幅に少なくなる。つまり、耐破壊性が大
幅に向上させられる。
（１）電圧クランプ素子による過電圧保護回路が設けら
れた半導体集積回路装置にあって、内部回路が形成され
る半導体基体を覆う絶縁膜上に半導体基体を設け、この
半導体基体に上記電圧クランプ素子を形成したことによ
り、保護回路の動作による悪影響をなくすことができる
。という効果が得られる。
れた半導体集積回路装置にあって、内部回路が形成され
る半導体基体を覆う絶縁膜上に半導体基体を設け、この
半導体基体に上記電圧クランプ素子を形成したことによ
り、保護回路の動作による悪影響をなくすことができる
。という効果が得られる。
（２）また、上記電圧クランプ素子が形成される半導体
基体を接地電位に接続したことにより、上記保護回路自
体の耐破壊強度を向上させることができる、という効果
が得ら九る。
基体を接地電位に接続したことにより、上記保護回路自
体の耐破壊強度を向上させることができる、という効果
が得ら九る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記電圧ク
ランプ素子はバイポーラ素子であってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記電圧ク
ランプ素子はバイポーラ素子であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣ−ＭＯ８型論理用
半導体集積回路装置技術に適用した場合について説明し
たが、それに限定されるものではなく、例えば、ＮＭＯ
３型半導体集積回路装置であるいはアナログ用半導体集
積回路装置などにも適用できる。少なくとも静電気など
による過電圧からの保護を必要とする条件のものには適
用できる。
をその背景となった利用分野であるＣ−ＭＯ８型論理用
半導体集積回路装置技術に適用した場合について説明し
たが、それに限定されるものではなく、例えば、ＮＭＯ
３型半導体集積回路装置であるいはアナログ用半導体集
積回路装置などにも適用できる。少なくとも静電気など
による過電圧からの保護を必要とする条件のものには適
用できる。
第１図は本発明者によって検討された半導体集積回路装
置の過電圧保護回路付近を示す回路図、第２図は第１図
に示した回路部分の素子構造の概略を示す図、 第３図はこの発明の実施例による半導体集積回路装置の
過電圧保護回路付近を示す回路図、第４図は第３図に示
した回路部分の素子構造を示す図、 第５図は電圧クランプ素子の平面レイアラ１〜状態を示
す図、 第６図は第５図のＶｌ−Ｖ１部分の断面状態を示す図で
ある。 １０・・・過電圧保護回路、２０・・・内部回路（Ｃ−
ＭＯ３論理回路）、３０・・半導体基体、３２・・ｎ−
型ウェル、３４・・・ｎ１型ソース・ドレイン領域、３
６・・ｐ′″型ソース・ドレイン領域、Ｑｉ・・・電圧
クランプ素子（ｎチャンネルＭＯ８電界効果トランジス
タ）、Ｑｐ、Ｑｎ−Ｃ−ＭＯ３論理回路を構成するＭＯ
３電界効果トランジスタ、ＩＮ・・・外部接続用端子、
Ｒｉ・・・抵抗、Ｇ・・ゲート、Ｓ・・・ソース、Ｄ・
・ドレイン、Ｉｔ・・・過電圧保護回路の動作電流、Ｇ
ＮＤ・・接地電位、３８・・・ゲート、４０・・・酸化
絶縁膜、４２・・・ゲート酸化膜、４４ ・絶縁膜上に
形成された半導体基体、４４ｎ・・ｎ＋型ソース・ドレ
イン領域、４４ ｐ−ｐ型頭域、４６・・・ゲート、４
８・・・ゲート酸化膜、５０ パシベーシゴン膜、５２
・・・電極。
置の過電圧保護回路付近を示す回路図、第２図は第１図
に示した回路部分の素子構造の概略を示す図、 第３図はこの発明の実施例による半導体集積回路装置の
過電圧保護回路付近を示す回路図、第４図は第３図に示
した回路部分の素子構造を示す図、 第５図は電圧クランプ素子の平面レイアラ１〜状態を示
す図、 第６図は第５図のＶｌ−Ｖ１部分の断面状態を示す図で
ある。 １０・・・過電圧保護回路、２０・・・内部回路（Ｃ−
ＭＯ３論理回路）、３０・・半導体基体、３２・・ｎ−
型ウェル、３４・・・ｎ１型ソース・ドレイン領域、３
６・・ｐ′″型ソース・ドレイン領域、Ｑｉ・・・電圧
クランプ素子（ｎチャンネルＭＯ８電界効果トランジス
タ）、Ｑｐ、Ｑｎ−Ｃ−ＭＯ３論理回路を構成するＭＯ
３電界効果トランジスタ、ＩＮ・・・外部接続用端子、
Ｒｉ・・・抵抗、Ｇ・・ゲート、Ｓ・・・ソース、Ｄ・
・ドレイン、Ｉｔ・・・過電圧保護回路の動作電流、Ｇ
ＮＤ・・接地電位、３８・・・ゲート、４０・・・酸化
絶縁膜、４２・・・ゲート酸化膜、４４ ・絶縁膜上に
形成された半導体基体、４４ｎ・・ｎ＋型ソース・ドレ
イン領域、４４ ｐ−ｐ型頭域、４６・・・ゲート、４
８・・・ゲート酸化膜、５０ パシベーシゴン膜、５２
・・・電極。
Claims (1)
- 【特許請求の範囲】 １、電圧クランプ素子による。過電圧保護回路が設けら
れた半導体集積回路で卆って、内部回路が形成される半
導体基体を覆う絶−一上に半導体基体を設け、この半導
体基体に上記電圧クランプ素子を形成したことを特徴と
す、る半導体集積回路装置。 ２、上記電圧クランプ素子が勢威される半導体基板を接
地電位に接続したことを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59003429A JPS60148161A (ja) | 1984-01-13 | 1984-01-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59003429A JPS60148161A (ja) | 1984-01-13 | 1984-01-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60148161A true JPS60148161A (ja) | 1985-08-05 |
Family
ID=11557129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59003429A Pending JPS60148161A (ja) | 1984-01-13 | 1984-01-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148161A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179143A (ja) * | 1986-01-31 | 1987-08-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US4937646A (en) * | 1985-07-09 | 1990-06-26 | Siemens Aktiengesellschaft | MOSFET with temperature protection |
| WO2012121255A1 (ja) * | 2011-03-09 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1984
- 1984-01-13 JP JP59003429A patent/JPS60148161A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4937646A (en) * | 1985-07-09 | 1990-06-26 | Siemens Aktiengesellschaft | MOSFET with temperature protection |
| JPS62179143A (ja) * | 1986-01-31 | 1987-08-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| WO2012121255A1 (ja) * | 2011-03-09 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5583266B2 (ja) * | 2011-03-09 | 2014-09-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9263399B2 (en) | 2011-03-09 | 2016-02-16 | Renesas Electronics Corporation | Semiconductor device with electro-static discharge protection device above semiconductor device area |
| US9530769B2 (en) | 2011-03-09 | 2016-12-27 | Renesas Electronics Corporation | Semiconductor device with electro-static discharge protection device above semiconductor device area |
| KR101862900B1 (ko) * | 2011-03-09 | 2018-05-30 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
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