JPH0553787A - プログラム変更方式 - Google Patents
プログラム変更方式Info
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- JPH0553787A JPH0553787A JP3236904A JP23690491A JPH0553787A JP H0553787 A JPH0553787 A JP H0553787A JP 3236904 A JP3236904 A JP 3236904A JP 23690491 A JP23690491 A JP 23690491A JP H0553787 A JPH0553787 A JP H0553787A
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- program
- program data
- cpu
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- 238000000034 method Methods 0.000 claims abstract description 7
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract description 7
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 7
- 101150046378 RAM1 gene Proteins 0.000 abstract description 7
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract description 7
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 abstract description 4
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 abstract description 4
- 230000002457 bidirectional effect Effects 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 従来に比べ簡単な手順により、外部から与え
られるプログラムデータを、複数のCPUに対して振り
分け、プログラムを変更すること。 【構成】 外部からのプログラムデータはCPU1(1
01)に与えられ、制御信号を出力することによりCP
U2(102)のRAM3,4(104,103)に対
する制御を解放させ、その間にデコーダ(114)によ
り指定して、CPU1によりRAM3,4(104,1
03)のデータを変更する。また、同様にRAM1,2
(106,105)もデコーダ(114)により指定さ
れ、CPU1側のRAM1,2(106,105)も変
更する。変更終了後、RAM3,4(104,103)
はCPU2(102)に返還され、CPU2は再スター
トし変更されたプログラムにより実行が開始される。
られるプログラムデータを、複数のCPUに対して振り
分け、プログラムを変更すること。 【構成】 外部からのプログラムデータはCPU1(1
01)に与えられ、制御信号を出力することによりCP
U2(102)のRAM3,4(104,103)に対
する制御を解放させ、その間にデコーダ(114)によ
り指定して、CPU1によりRAM3,4(104,1
03)のデータを変更する。また、同様にRAM1,2
(106,105)もデコーダ(114)により指定さ
れ、CPU1側のRAM1,2(106,105)も変
更する。変更終了後、RAM3,4(104,103)
はCPU2(102)に返還され、CPU2は再スター
トし変更されたプログラムにより実行が開始される。
Description
【0001】
【産業上の利用分野】本発明は複数CPUのプログラム
変更方式に関する。
変更方式に関する。
【0002】
【従来の技術】従来、パッケージ内の複数CPUに対し
て外部からプログラムデータをダウンロードする場合、
例えば図4に示す様に、2つのCPUはデュアルポート
メモリRAM1(203)の様にCPU間でデータの交
換ができる手段を持ち、外部から入力端子(206)に
与えられるプログラムデータをCPU1(201)が受
信し、RAM2(204)に蓄えられたCPU1(20
1)自身のプログラムを変更すると共に、デュアルポー
トメモリRAM1(203)を用いてCPU2に対して
外部からのプログラムデータを引き渡し、CPU2(2
02)はデュアルポートメモリRAM1(203)から
読み出すプログラムデータを基にRAM3(205)に
蓄えられたCPU2(202)自身のプログラムを変更
を行っていた。
て外部からプログラムデータをダウンロードする場合、
例えば図4に示す様に、2つのCPUはデュアルポート
メモリRAM1(203)の様にCPU間でデータの交
換ができる手段を持ち、外部から入力端子(206)に
与えられるプログラムデータをCPU1(201)が受
信し、RAM2(204)に蓄えられたCPU1(20
1)自身のプログラムを変更すると共に、デュアルポー
トメモリRAM1(203)を用いてCPU2に対して
外部からのプログラムデータを引き渡し、CPU2(2
02)はデュアルポートメモリRAM1(203)から
読み出すプログラムデータを基にRAM3(205)に
蓄えられたCPU2(202)自身のプログラムを変更
を行っていた。
【0003】
【発明が解決しようとする課題】しかし、上述したプロ
グラム変更方式では、CPU1(201)は外部からの
プログラムデータを引き取り、CPU1(201)自身
のプログラムを変更する手段を必要とするだけでなく、
CPU2(202)に引き渡す為の手段も必要であり、
さらにCPU2(202)もCPU1(201)からデ
ータを引き取る手段を必要とする。従って、外部からの
プログラムデータを各CPUに引き渡すためには、幾つ
もの手段を必要としていた。
グラム変更方式では、CPU1(201)は外部からの
プログラムデータを引き取り、CPU1(201)自身
のプログラムを変更する手段を必要とするだけでなく、
CPU2(202)に引き渡す為の手段も必要であり、
さらにCPU2(202)もCPU1(201)からデ
ータを引き取る手段を必要とする。従って、外部からの
プログラムデータを各CPUに引き渡すためには、幾つ
もの手段を必要としていた。
【0004】
【課題を解決するための手段】本発明の外部から与えら
れるデータにより、同一パッケージ内の複数のCPUに
対するプログラム変更方式は、外部から与えられるプロ
グラムデータを収集し、プログラムデータ収集時に収集
中を示す制御信号と、プログラムの格納領域を示す選択
信号を出力するCPUと、変更可能な記憶手段にプログ
ラムを持ち、前記CPUのプログラムデータ収集中を示
す制御信号により、前記変更可能な記憶手段に対する制
御バスを解放し、解放終了後、プログラムを再起動する
複数のCPUと、前記CPUのプログラムの格納領域を
示す選択信号により、前記変更可能な記憶手段に対する
領域を選択する信号を出力するデコーダと、前記CPU
の記憶手段制御信号を、前記プログラムデータ収集中を
示す制御信号により、前記変更可能な記憶手段に対して
接続、解放を行うバッファを備えている。
れるデータにより、同一パッケージ内の複数のCPUに
対するプログラム変更方式は、外部から与えられるプロ
グラムデータを収集し、プログラムデータ収集時に収集
中を示す制御信号と、プログラムの格納領域を示す選択
信号を出力するCPUと、変更可能な記憶手段にプログ
ラムを持ち、前記CPUのプログラムデータ収集中を示
す制御信号により、前記変更可能な記憶手段に対する制
御バスを解放し、解放終了後、プログラムを再起動する
複数のCPUと、前記CPUのプログラムの格納領域を
示す選択信号により、前記変更可能な記憶手段に対する
領域を選択する信号を出力するデコーダと、前記CPU
の記憶手段制御信号を、前記プログラムデータ収集中を
示す制御信号により、前記変更可能な記憶手段に対して
接続、解放を行うバッファを備えている。
【0005】
【実施例】次に本発明の実施例によって説明する。
【0006】図1を参照して、本発明に用いられるプロ
グラム変更方式は2個のCPU1,2(101,10
2)と、4個のRAM1,2,3,4(106,10
5,104,103)と、5個のOR回路(107,1
08,109,110,111)と、出力を解放するこ
とができるバッファ回路(112)と、双方向バッファ
(113)と、デコーダ(114)とを備えている。
グラム変更方式は2個のCPU1,2(101,10
2)と、4個のRAM1,2,3,4(106,10
5,104,103)と、5個のOR回路(107,1
08,109,110,111)と、出力を解放するこ
とができるバッファ回路(112)と、双方向バッファ
(113)と、デコーダ(114)とを備えている。
【0007】外部からのデータ入力端子(115)はC
PU1(101)のデータ入力端子に接続され、CPU
1(101)からの書込/読出制御信号とアドレス信
号、データ信号をRAM1(106),RAM2(10
5)に接続し、さらにデータ信号は双方向バッファ(1
13)に接続し、書込/読出制御信号は双方向バッファ
(113)の方向制御入力と、バッファ(112)の入
力に接続し、アドレス信号はバッファ(112)に接続
し、CPU1(101)からのRAM1(106),R
AM2(105)への選択信号CS2,CS1をOR回
路(110,111)に接続し、OR回路(110,1
11)の出力をRAM2(105),RAM1(10
6)への選択信号CSにそれぞれ接続し、CPU1(1
01)からのバンク選択信号をデコーダ(114)の入
力に接続し、CPU1(101)からの外部からのプロ
グラムデータ入力中を示す信号をバッファ回路(11
2)のバッファ出力制御入力および、CPU2(10
2)のイネーブル信号に接続する。
PU1(101)のデータ入力端子に接続され、CPU
1(101)からの書込/読出制御信号とアドレス信
号、データ信号をRAM1(106),RAM2(10
5)に接続し、さらにデータ信号は双方向バッファ(1
13)に接続し、書込/読出制御信号は双方向バッファ
(113)の方向制御入力と、バッファ(112)の入
力に接続し、アドレス信号はバッファ(112)に接続
し、CPU1(101)からのRAM1(106),R
AM2(105)への選択信号CS2,CS1をOR回
路(110,111)に接続し、OR回路(110,1
11)の出力をRAM2(105),RAM1(10
6)への選択信号CSにそれぞれ接続し、CPU1(1
01)からのバンク選択信号をデコーダ(114)の入
力に接続し、CPU1(101)からの外部からのプロ
グラムデータ入力中を示す信号をバッファ回路(11
2)のバッファ出力制御入力および、CPU2(10
2)のイネーブル信号に接続する。
【0008】CPU2(102)からの書込/読出制御
信号とアドレス信号、データ信号をRAM3(10
4),RAM4(103)に接続し、さらにデータ信号
は双方向バッファ(113)に接続し、書込/読出制御
信号とアドレス信号はバッファ(112)の出力に接続
し、CPU2(102)からのRAM4(103),R
AM3(104)への選択信号CS1,CS2をOR回
路(107,108)に接続し、OR回路(107,1
08)の出力をRAM4(103),RAM3(10
4)への選択信号CSにそれぞれ接続し、デコーダ(1
14)の出力を4つのOR回路(107,108,11
0,111)に接続し、さらにOR回路(108)への
信号をOR回路(109)にも接続し、OR回路(10
9)の出力を双方向バッファ(113)のイネーブル信
号に接続した構成である。
信号とアドレス信号、データ信号をRAM3(10
4),RAM4(103)に接続し、さらにデータ信号
は双方向バッファ(113)に接続し、書込/読出制御
信号とアドレス信号はバッファ(112)の出力に接続
し、CPU2(102)からのRAM4(103),R
AM3(104)への選択信号CS1,CS2をOR回
路(107,108)に接続し、OR回路(107,1
08)の出力をRAM4(103),RAM3(10
4)への選択信号CSにそれぞれ接続し、デコーダ(1
14)の出力を4つのOR回路(107,108,11
0,111)に接続し、さらにOR回路(108)への
信号をOR回路(109)にも接続し、OR回路(10
9)の出力を双方向バッファ(113)のイネーブル信
号に接続した構成である。
【0009】次に、この実施例の動作について図1、図
2、図3を用いて説明する。
2、図3を用いて説明する。
【0010】CPU1,2(101,102)が必要と
するプログラムは外部からのプログラムデータ入力端子
115を通してCPU1(101)に与えられる。外部
からのプログラムデータが入力されていない時は、図2
に示す様なメモリマップで動作している。
するプログラムは外部からのプログラムデータ入力端子
115を通してCPU1(101)に与えられる。外部
からのプログラムデータが入力されていない時は、図2
に示す様なメモリマップで動作している。
【0011】CPU1(101)は外部からプログラム
データが与えられると、プログラムデータ入力中を示す
制御信号を出力し、CPU2(102)に制御を与え、
CPU2(102)のRAM3,4(104,103)
に対する制御を解放させることにより、RAM3,4
(104,103)の選択信号(CS)はOR回路(1
07,108)を通してデコーダ(114)からのデコ
ード信号により制御され、さらに書込/読出信号、アド
レス信号、DATA信号はバッファ回路(112)及び
双方向バッファ(113)を通しCPU1(101)の
書込/読出信号、アドレス信号、DATA信号により制
御可能となる。
データが与えられると、プログラムデータ入力中を示す
制御信号を出力し、CPU2(102)に制御を与え、
CPU2(102)のRAM3,4(104,103)
に対する制御を解放させることにより、RAM3,4
(104,103)の選択信号(CS)はOR回路(1
07,108)を通してデコーダ(114)からのデコ
ード信号により制御され、さらに書込/読出信号、アド
レス信号、DATA信号はバッファ回路(112)及び
双方向バッファ(113)を通しCPU1(101)の
書込/読出信号、アドレス信号、DATA信号により制
御可能となる。
【0012】また、CPU1(101)の持つRAM
1,2(106,105)もデコーダ(114)からの
制御信号により制御可能となる。また、デコーダ(11
4)はCPU1(101)からのバンク切替制御(SE
LOUT)に制御される。
1,2(106,105)もデコーダ(114)からの
制御信号により制御可能となる。また、デコーダ(11
4)はCPU1(101)からのバンク切替制御(SE
LOUT)に制御される。
【0013】従って、CPU1(101)のアドレスマ
ップは図3に示すようにバンク指定によりCPU1(1
01)のあるアドレス領域にCPU1のRAM1,2
(106,105)とCPU2のRAM3,4(10
4,103)を割当てることが可能となる。この状態で
外部からのプログラムデータをバンク切替制御を実行し
ながら順次RAM1〜RAM4まで格納することができ
る。
ップは図3に示すようにバンク指定によりCPU1(1
01)のあるアドレス領域にCPU1のRAM1,2
(106,105)とCPU2のRAM3,4(10
4,103)を割当てることが可能となる。この状態で
外部からのプログラムデータをバンク切替制御を実行し
ながら順次RAM1〜RAM4まで格納することができ
る。
【0014】プログラムデータが終了した時点で、CP
U1(101)はプログラムデータ入力中を示す制御信
号を解除し、CPU2(102)との書込/読出信号、
アドレス信号、DATA信号を切り放すことにより図2
に示すようなメモリマップに戻る。また、CPU2(1
02)はプログラムデータ入力中を示す制御信号が解除
されたことにより、RAM3,4(104,103)の
変更済みのプログラムにより再スタートする。
U1(101)はプログラムデータ入力中を示す制御信
号を解除し、CPU2(102)との書込/読出信号、
アドレス信号、DATA信号を切り放すことにより図2
に示すようなメモリマップに戻る。また、CPU2(1
02)はプログラムデータ入力中を示す制御信号が解除
されたことにより、RAM3,4(104,103)の
変更済みのプログラムにより再スタートする。
【0015】
【発明の効果】以上の動作により、本発明は回路構成と
して論理素子を用い、従来の方式に比べ簡単な手順によ
り複数のCPUのプログラムを変更することが可能とな
る。
して論理素子を用い、従来の方式に比べ簡単な手順によ
り複数のCPUのプログラムを変更することが可能とな
る。
【図1】本発明に関わるプログラム変更方式の一実施例
を示す構成図。
を示す構成図。
【図2】通常時の図1に示すCPUのメモリマップ。
【図3】外部から与えられるプログラムデータ読み込み
中のCPU1のメモリマップ。
中のCPU1のメモリマップ。
【図4】従来のプログラム変更方式の構成図。
101,102 CPU 103〜106 RAM 107〜111 OR回路 112 バッファ回路 113 双方向バッファ回路 114 デコーダ 115 プログラムデータ入力端子 201,202 CPU 203 デュアルポート・メモリ 204,205 RAM 206 プログラムデータ入力端子
Claims (1)
- 【請求項1】 外部から与えられるプログラムデータに
より、同一パッケージ内の複数のCPUに対するプログ
ラム変更方式に於いて、 外部から与えられるプログラムデータを収集し、プログ
ラムデータ収集時に収集中を示す制御信号と、プログラ
ムの格納領域を示す選択信号を出力するCPUと、 変更可能な記憶手段にプログラムを持ち、前記CPUの
プログラムデータ収集中を示す制御信号により、前記変
更可能な記憶手段に対する制御バスを解放し、解放終了
後、プログラムを再起動する複数のCPUと、 前記CPUのプログラムの格納領域を示す選択信号によ
り、前記変更可能な記憶手段に対する領域を選択する信
号を出力するデコーダと、 前記CPUが持つ、記憶手段に対する制御信号を、前記
プログラムデータ収集中を示す制御信号により、前記変
更可能な記憶手段の制御信号に接続、解放することがで
きるバッファを備えていることを特徴としたプログラム
変更方式。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03236904A JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
CA002076779A CA2076779C (en) | 1991-08-26 | 1992-08-25 | Multiprocessor system with program change function |
US07/935,198 US5333278A (en) | 1991-08-26 | 1992-08-26 | Multiprocessor system with program change function controlled by one processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03236904A JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0553787A true JPH0553787A (ja) | 1993-03-05 |
JP3092116B2 JP3092116B2 (ja) | 2000-09-25 |
Family
ID=17007480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03236904A Expired - Fee Related JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5333278A (ja) |
JP (1) | JP3092116B2 (ja) |
CA (1) | CA2076779C (ja) |
Cited By (1)
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JP2017016454A (ja) * | 2015-07-02 | 2017-01-19 | セイコーエプソン株式会社 | ファームウェア書き換え方法およびプリンター |
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JPS63184155A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | マルチプロセツサシステムのダウンロ−ド方式 |
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US4959776A (en) * | 1987-12-21 | 1990-09-25 | Raytheon Company | Method and apparatus for addressing a memory by array transformations |
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-
1991
- 1991-08-26 JP JP03236904A patent/JP3092116B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-25 CA CA002076779A patent/CA2076779C/en not_active Expired - Fee Related
- 1992-08-26 US US07/935,198 patent/US5333278A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
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US5333278A (en) | 1994-07-26 |
CA2076779A1 (en) | 1993-02-27 |
JP3092116B2 (ja) | 2000-09-25 |
CA2076779C (en) | 1998-08-18 |
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