JPS6012753A - 半導体抵抗装置 - Google Patents
半導体抵抗装置Info
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- JPS6012753A JPS6012753A JP11831083A JP11831083A JPS6012753A JP S6012753 A JPS6012753 A JP S6012753A JP 11831083 A JP11831083 A JP 11831083A JP 11831083 A JP11831083 A JP 11831083A JP S6012753 A JPS6012753 A JP S6012753A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 4
- 239000002344 surface layer Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体ピンチ抵抗を利用した高抵抗半導体装置
に関する。
に関する。
第１図に示すような増幅回路等における帰還抵抗Ｒには
これまでエピタキシャル半導体抵抗が用いられているが
高抵抗を必要とする場合、エピタキシャル層の比抵抗は
規定されており抵抗の占める面積が大きくなって回路の
形成されている基体全体からみると面精動部がわるい。
これまでエピタキシャル半導体抵抗が用いられているが
高抵抗を必要とする場合、エピタキシャル層の比抵抗は
規定されており抵抗の占める面積が大きくなって回路の
形成されている基体全体からみると面精動部がわるい。
そこで比較的小面積で高抵抗の得られるピンチ抵抗を利
用することが考えられる。
用することが考えられる。
このピンチ抵抗は例えば第２図に示すようにｎ型のエピ
タキシャルＳｉ層１の表面の一部にベース拡散によるｐ
型領域２を形成し、このｐ型領域２の表面を横切るよう
にエミッタ拡散によるｎ”型領域３を形成し、ｐ型領域
の両端Ｋｍ＠Ｌ４，５を設けるとともに、ｎ”島領域３
と一方の電極４とを接続したもので、ｎ＋型領領域３バ
イアス電圧を印加してｎ＋型領領域３ｎ型層１とにはさ
まれたｐ属領域２内に空乏層を形成し、きわめて高い値
いの抵抗を得るようにしたものである。
タキシャルＳｉ層１の表面の一部にベース拡散によるｐ
型領域２を形成し、このｐ型領域２の表面を横切るよう
にエミッタ拡散によるｎ”型領域３を形成し、ｐ型領域
の両端Ｋｍ＠Ｌ４，５を設けるとともに、ｎ”島領域３
と一方の電極４とを接続したもので、ｎ＋型領領域３バ
イアス電圧を印加してｎ＋型領領域３ｎ型層１とにはさ
まれたｐ属領域２内に空乏層を形成し、きわめて高い値
いの抵抗を得るようにしたものである。
しかし、前記帰還抵抗Ｒにピンチ抵抗を使う場合、抵抗
Ｋかかる電圧が（−１−１（−１に振れるため、電源側
が（４）のときは第３図（ａ）に示すように問題ないが
（−）のときはｐ型領域２とｎ型層１との間のｐｎ接合
において第３図（ｂ）に示すように順方向ダイオードと
して動作し、抵抗として動作しない。本発明はこの問題
を解決するためになされた。
Ｋかかる電圧が（−１−１（−１に振れるため、電源側
が（４）のときは第３図（ａ）に示すように問題ないが
（−）のときはｐ型領域２とｎ型層１との間のｐｎ接合
において第３図（ｂ）に示すように順方向ダイオードと
して動作し、抵抗として動作しない。本発明はこの問題
を解決するためになされた。
本発明の目的は電圧が（−１−）（−）に振れる場合に
使用できる高抵抗であってチップ面積効率にすぐれた半
導体抵抗装置を提供することにある。
使用できる高抵抗であってチップ面積効率にすぐれた半
導体抵抗装置を提供することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、同じ半導体基体の表面にピンチ抵
抗を２つ形成してそれらを直列に接続し、その接続点（
中点）でバイアスを取ったものであり、このようにすれ
ば抵抗を電流が（ト）（−）に振れても２つのうち少な
くとも一方のピンチ抵抗が抵抗とし【動作し、発明の目
的が達成できる。
を簡単に説明すれば、同じ半導体基体の表面にピンチ抵
抗を２つ形成してそれらを直列に接続し、その接続点（
中点）でバイアスを取ったものであり、このようにすれ
ば抵抗を電流が（ト）（−）に振れても２つのうち少な
くとも一方のピンチ抵抗が抵抗とし【動作し、発明の目
的が達成できる。
第４図は半導体基体表面の他領域から電気的に離隔され
た一つのアイソレーション領域内に本発明による抵抗装
置を形成した場合の一実施例を平面図なもって示し、第
５図はその縦断面図である、１はｎ型Ｓｉ（シリコン）
層でｐ−型８ｉ基板（サブストレート）６上にｎ＋＋埋
込層７を介してエピタキシャル成長により形成され、ｐ
型アイソレージ目ン層８によって他領域から電気的に離
隔された半導体の「島領域」をつくっている。２は抵抗
領域となるｐ型拡散層で通常ｎｐｎ）ランジスタのベー
ス拡散の際に同時に形成されその両端２ａ。
た一つのアイソレーション領域内に本発明による抵抗装
置を形成した場合の一実施例を平面図なもって示し、第
５図はその縦断面図である、１はｎ型Ｓｉ（シリコン）
層でｐ−型８ｉ基板（サブストレート）６上にｎ＋＋埋
込層７を介してエピタキシャル成長により形成され、ｐ
型アイソレージ目ン層８によって他領域から電気的に離
隔された半導体の「島領域」をつくっている。２は抵抗
領域となるｐ型拡散層で通常ｎｐｎ）ランジスタのベー
ス拡散の際に同時に形成されその両端２ａ。
２ｂ及び中央部２ｃはコンタクトをとるためにやや広く
形成される。３ａ、３ｂはｎ＋型型数散層通常エミッタ
拡散の際にベース領域表面に互いに離隔されその一部が
ｐ型領域をはみでてｎ型層１に重なるように形成される
。９はベース拡散等の際に使用された酸化膜（ＳｉＯｙ
）をふくむ表面絶縁膜、４，５は抵抗の両端子となるＡ
ぶ電極、１０は抵抗領域中央部（２Ｃ）とｎ型拡散層（
３ａ、３ｂ）とを接続するＡ４電極である。
形成される。３ａ、３ｂはｎ＋型型数散層通常エミッタ
拡散の際にベース領域表面に互いに離隔されその一部が
ｐ型領域をはみでてｎ型層１に重なるように形成される
。９はベース拡散等の際に使用された酸化膜（ＳｉＯｙ
）をふくむ表面絶縁膜、４，５は抵抗の両端子となるＡ
ぶ電極、１０は抵抗領域中央部（２Ｃ）とｎ型拡散層（
３ａ、３ｂ）とを接続するＡ４電極である。
このような抵抗装置において、電極４側がＦｌ−）に電
極５側が（−）になるような電流を流す場合、第６図（
ａ）に示すように（ト）側に近いｐ型層２ａとｎ＋型型
数散層３ａの間はｐｎ接合を通して順方向電流が流れ（
−）側に近いｐ型領域でピンチ抵抗Ｒ２として動作する
。
極５側が（−）になるような電流を流す場合、第６図（
ａ）に示すように（ト）側に近いｐ型層２ａとｎ＋型型
数散層３ａの間はｐｎ接合を通して順方向電流が流れ（
−）側に近いｐ型領域でピンチ抵抗Ｒ２として動作する
。
又、電極４側が（−）に電極５側が（ト）の場合、同図
（ｂ）に示すようＫ （−１側に近いｐ型領域でピンチ
抵抗Ｒ，として動作し、（−１−）側ではｎｐ接合を通
して逆方向電流が流れることになる。
（ｂ）に示すようＫ （−１側に近いｐ型領域でピンチ
抵抗Ｒ，として動作し、（−１−）側ではｎｐ接合を通
して逆方向電流が流れることになる。
上記の実施例で述べた本発明によればピンチ抵抗を直列
に２つ接続し中点でバイアスを取ることによりＨ（−）
のいずれに電流が振れた場合にも高いピンチ抵抗として
動作することが可能でエピタキシャル層のみを利用した
抵抗に比して、チップ面積効率を大幅に改善することが
できる。この発明による抵抗装置は在来のｎｐｎ）ラン
ジスタの拡散プロセスをそのまま利用し拡散パターンを
変えるだけで特に工程を変更ないし追加することなく実
現できる。
に２つ接続し中点でバイアスを取ることによりＨ（−）
のいずれに電流が振れた場合にも高いピンチ抵抗として
動作することが可能でエピタキシャル層のみを利用した
抵抗に比して、チップ面積効率を大幅に改善することが
できる。この発明による抵抗装置は在来のｎｐｎ）ラン
ジスタの拡散プロセスをそのまま利用し拡散パターンを
変えるだけで特に工程を変更ないし追加することなく実
現できる。
以上本発明によってなされた発明を実施例にもとすき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々に変更可
能である。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々に変更可
能である。
本発明は前掲した帰還抵抗を有するＩＣ（半導体集積回
路装Ｎ）に応用した場合きわめて有効である。
路装Ｎ）に応用した場合きわめて有効である。
本発明は上記例以外にバイポーラＩＣ全製品であって、
高抵抗を必要としく−）−１（−１に振れる場合の回路
に適用することができる。
高抵抗を必要としく−）−１（−１に振れる場合の回路
に適用することができる。
第１図は帰還回路の一例を示す回路図である。
第２図はピンチ抵抗の一例を示す正面断面斜面図であ□
る。 第３図（ａ）（ｂ）は第２図で示したピンチ抵抗の動作
時の形態を示す等価回路図である。 第４図は本発明による半導体抵抗装置の一実施例を示す
平面図。 第５図は第４図におけるＡ−Ａ切断断面図である。 第６図（ａ）（ｂ）は第４図、第５図で示した半導体抵
坑装置の動作時の形態を示す等価回路図である。 １・・・エピタキシャルｎ型Ｓ ｉ Ｈ，２山ベースｐ
型領域、３・・・エミッタｎ＋型領域、４，５・・・電
極、６・・・ｐ型Ｓｉ基板、７・・・！１＋型埋込層、
８・・・アインレーションｐ型層、９・・・酸化膜、１
ｏ・・・電極。 第 １ 図 第 ２ 図 第 ３ 図 （、ダーツ （＋） 第 ４ 図 （ 第 ６ 図 ”＋ （−） ｚ ご４） （−ン （−ナージ Ｐ〕
る。 第３図（ａ）（ｂ）は第２図で示したピンチ抵抗の動作
時の形態を示す等価回路図である。 第４図は本発明による半導体抵抗装置の一実施例を示す
平面図。 第５図は第４図におけるＡ−Ａ切断断面図である。 第６図（ａ）（ｂ）は第４図、第５図で示した半導体抵
坑装置の動作時の形態を示す等価回路図である。 １・・・エピタキシャルｎ型Ｓ ｉ Ｈ，２山ベースｐ
型領域、３・・・エミッタｎ＋型領域、４，５・・・電
極、６・・・ｐ型Ｓｉ基板、７・・・！１＋型埋込層、
８・・・アインレーションｐ型層、９・・・酸化膜、１
ｏ・・・電極。 第 １ 図 第 ２ 図 第 ３ 図 （、ダーツ （＋） 第 ４ 図 （ 第 ６ 図 ”＋ （−） ｚ ご４） （−ン （−ナージ Ｐ〕
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体表面に第２導電臘領域が形成
され第２導電型領域の表面の一部に２つの＄１導電屋領
域が形成され、基体と２つの＃１１導電型領域とにはさ
まれた第２導電型領域を抵抗領域とする２つの抵抗領域
が直列に接続され、その共通端子が各抵抗領域の第２導
電型領域にバイアスとして接続されていることを特徴と
する半導体抵抗装置。 ２．２つの抵抗領域は外部領域から電気的に隔離された
共通の島領域内に形成されている特許請求の範囲第１項
に記載の半導体抵抗装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11831083A JPS6012753A (ja) | 1983-07-01 | 1983-07-01 | 半導体抵抗装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11831083A JPS6012753A (ja) | 1983-07-01 | 1983-07-01 | 半導体抵抗装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6012753A true JPS6012753A (ja) | 1985-01-23 |
Family
ID=14733508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11831083A Pending JPS6012753A (ja) | 1983-07-01 | 1983-07-01 | 半導体抵抗装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0985987A (ja) * | 1995-09-27 | 1997-03-31 | Nippon Sheet Glass Co Ltd | 自己走査型発光装置 |
-
1983
- 1983-07-01 JP JP11831083A patent/JPS6012753A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0985987A (ja) * | 1995-09-27 | 1997-03-31 | Nippon Sheet Glass Co Ltd | 自己走査型発光装置 |
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