JPS6083361A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6083361A JPS6083361A JP19077583A JP19077583A JPS6083361A JP S6083361 A JPS6083361 A JP S6083361A JP 19077583 A JP19077583 A JP 19077583A JP 19077583 A JP19077583 A JP 19077583A JP S6083361 A JPS6083361 A JP S6083361A
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- 230000004888 barrier function Effects 0.000 claims abstract description 30
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらにはバイポーラ型半導体素
子に適用して特に有効な技術に関するもので、たとえば
、ＴＴＬ（トランジスタトランジスタロジック）に利用
して有効な技術に関するものである。
子に適用して特に有効な技術に関するもので、たとえば
、ＴＴＬ（トランジスタトランジスタロジック）に利用
して有効な技術に関するものである。
本発明者は、半導体技術、特に、トーテムポール型に接
続された能動素子を有するインノ（−夕回路（例えばＴ
ＴＬ）における半導体技術について以下に述べるような
技術を開発した。
続された能動素子を有するインノ（−夕回路（例えばＴ
ＴＬ）における半導体技術について以下に述べるような
技術を開発した。
すなわち、１対の出力段トランジスタの一方のコレクタ
にショットキーバリヤダイオードを直列に介在させるこ
とにより、論理振幅を圧縮し、これＫよりＨ″（高論理
レベル）と′Ｌ”（低論理レベル）の２値のレベルから
なるデジタル論理信号の切換速度を速めるというもので
ある。この場合、そのショットキーバリヤダイオードは
バイポーラトランジスタのコレクタ領域表面に形成され
る。
にショットキーバリヤダイオードを直列に介在させるこ
とにより、論理振幅を圧縮し、これＫよりＨ″（高論理
レベル）と′Ｌ”（低論理レベル）の２値のレベルから
なるデジタル論理信号の切換速度を速めるというもので
ある。この場合、そのショットキーバリヤダイオードは
バイポーラトランジスタのコレクタ領域表面に形成され
る。
しかしかかる技術においては、例えば上記バイポーラト
ランジスタの切換時に、該バイポーラトランジスタのベ
ース領域と上記ショットキーバリヤダイオードとの間の
表面部分に涜って大きなスパイク電流が流れ、これによ
りインバータに大きな貫通電流が流れたり、あるいはイ
ンバータの出力状態の切換が円滑に行なわれなくなった
りする、という問題を生じることが本発明者によって明
らかとされた。
ランジスタの切換時に、該バイポーラトランジスタのベ
ース領域と上記ショットキーバリヤダイオードとの間の
表面部分に涜って大きなスパイク電流が流れ、これによ
りインバータに大きな貫通電流が流れたり、あるいはイ
ンバータの出力状態の切換が円滑に行なわれなくなった
りする、という問題を生じることが本発明者によって明
らかとされた。
この発明の目的は、コレクタ領域にショットキーバリヤ
ダイオードが形成されたバイポーラトランジスタにあっ
て、そのベース領域と上記ショットキーバリヤダイオー
ドとの間の表面部分に治って流れるスパイク電流を効果
的に抑制することができるようにし、これにより例えば
インバータを組んだ場合には、Ｐｔ通電流を抑制し、ま
１こ出力状態の切換を円滑にすることができるようにし
た半導体技術を提供するものである。
ダイオードが形成されたバイポーラトランジスタにあっ
て、そのベース領域と上記ショットキーバリヤダイオー
ドとの間の表面部分に治って流れるスパイク電流を効果
的に抑制することができるようにし、これにより例えば
インバータを組んだ場合には、Ｐｔ通電流を抑制し、ま
１こ出力状態の切換を円滑にすることができるようにし
た半導体技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面からあきらか
になるであろう。
ついては、本明細書の記述および添附図面からあきらか
になるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラトランジスタのコレクタ領域に形
成されたショットキーバリヤダイオードと該バイポーラ
トランジスタのベース領域との間の表面部分に疑似的な
分離領域を介在させることにより、ベース領域とショッ
トキーバリヤダイオードとの間の表面部分に涜って流れ
るスパイク電流を効果的に抑制し、これにより例えばイ
ンノ＜−タを組んだ場合に、貫通電流を抑制し、また出
力状態の切換を円滑にする、という目的を達成するもの
である。
成されたショットキーバリヤダイオードと該バイポーラ
トランジスタのベース領域との間の表面部分に疑似的な
分離領域を介在させることにより、ベース領域とショッ
トキーバリヤダイオードとの間の表面部分に涜って流れ
るスパイク電流を効果的に抑制し、これにより例えばイ
ンノ＜−タを組んだ場合に、貫通電流を抑制し、また出
力状態の切換を円滑にする、という目的を達成するもの
である。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
先ず、第１図および第２図はこの発明に係る半導体素子
の一実施例を示す。第１図はその断面状態を、また第２
図はその平面図をそれぞれ示す。
の一実施例を示す。第１図はその断面状態を、また第２
図はその平面図をそれぞれ示す。
そしてこれらの図は例えば第３図に示すようなショット
キーＴＴＬ回路におけるトランジスタＱｂ部分に相当す
る。
キーＴＴＬ回路におけるトランジスタＱｂ部分に相当す
る。
同図に示す半導体素子は、ショットキーバリヤダイオー
ド付ｎｐｎ型バイポーラトランジスタｑｂであって、半
導体集積回路装置の内部素子とじて形成されている。こ
のバイポーラトランジスタＱｂが形成される半導体基体
としては、ｐ−型シリコン半導体基板１０にｎ−型シリ
コンエピタキシャル層１２を形成したものが使用されて
いる。
ド付ｎｐｎ型バイポーラトランジスタｑｂであって、半
導体集積回路装置の内部素子とじて形成されている。こ
のバイポーラトランジスタＱｂが形成される半導体基体
としては、ｐ−型シリコン半導体基板１０にｎ−型シリ
コンエピタキシャル層１２を形成したものが使用されて
いる。
エピタキシャル層１２と基板】０との間にはｎ＋型埋込
層１４が形成されている。さらに、ｐ＋型分離層１６が
形成され、この分類層１６によって電気的に隔離された
中に、ｐ型ベース１広散層２０゜ｎ＋型エミック拡散層
２２がそれぞれ形成されている。そして、アルミニウム
などの金属電極３０により、□トランジスタＱｂのベー
スＢ、エミッタＥ、コレクタＣの各電極がそれぞれ引出
されている。
層１４が形成されている。さらに、ｐ＋型分離層１６が
形成され、この分類層１６によって電気的に隔離された
中に、ｐ型ベース１広散層２０゜ｎ＋型エミック拡散層
２２がそれぞれ形成されている。そして、アルミニウム
などの金属電極３０により、□トランジスタＱｂのベー
スＢ、エミッタＥ、コレクタＣの各電極がそれぞれ引出
されている。
ここで、ベースＢの電極を取出す金ｇ？ｌ！ＷＬ、３゜
は、ベース領域とコレクタ領域の両方に跨がる面に形成
されている。これにより、その電極３０の下にベースＢ
からコレクタＣに接続するショット、 キーバリヤダイ
オードＤ２が形成されている。つまり、ショットキーバ
リヤダイオード付ｎｐｎ型バイポーラトランジスタＱｂ
が形成されている。
は、ベース領域とコレクタ領域の両方に跨がる面に形成
されている。これにより、その電極３０の下にベースＢ
からコレクタＣに接続するショット、 キーバリヤダイ
オードＤ２が形成されている。つまり、ショットキーバ
リヤダイオード付ｎｐｎ型バイポーラトランジスタＱｂ
が形成されている。
このベースＢ領域とコレクタＣ領域の間に形成されたシ
ョットキーバリヤダイオードＤ２は、トランジスタＱｂ
の飽和を防止することにより該トランジスタＱｂの動作
速度を速めるように機能する。
ョットキーバリヤダイオードＤ２は、トランジスタＱｂ
の飽和を防止することにより該トランジスタＱｂの動作
速度を速めるように機能する。
また、分離層１６で囲まれた中のエピタキシャル層１２
の表面すなわちコレクタＣ領域の表面に形成されたコレ
クタ電極取出し用の金属電極３０は、その下に金属シリ
サイドによるショットキーバリヤダイオードＤ１を形成
している。このショットキーバリヤダイオードＤ１は、
等価回路的には、上記バイポーラトランジスタＱｂのコ
レクタＣに直列に介在する。
の表面すなわちコレクタＣ領域の表面に形成されたコレ
クタ電極取出し用の金属電極３０は、その下に金属シリ
サイドによるショットキーバリヤダイオードＤ１を形成
している。このショットキーバリヤダイオードＤ１は、
等価回路的には、上記バイポーラトランジスタＱｂのコ
レクタＣに直列に介在する。
以上のようにして、ショットキーバリヤダイオードＤ１
がコレクタＣに直列に介在する１１ ｐ ｎ型トランジ
スタＱｂが形成されている。
がコレクタＣに直列に介在する１１ ｐ ｎ型トランジ
スタＱｂが形成されている。
ここでさらに、上記バイポーラトランジスタＱｂのベー
ス領域（ベース拡散層２０）と上記ショットキーバリヤ
ダイオードＤ１との間のエピタキシャル層１２の表面部
分には、接地電位に接ｆｆ！、された電気的な分離領域
２４が介在させられている。
ス領域（ベース拡散層２０）と上記ショットキーバリヤ
ダイオードＤ１との間のエピタキシャル層１２の表面部
分には、接地電位に接ｆｆ！、された電気的な分離領域
２４が介在させられている。
この分離領域２４は疑似的なものであって、当該部分の
エピタキシャル層１２を完全に分離するものではなく、
その表面付近だけを電気的に分離すべく浅く形成されて
いる。この疑似的な分離領域２４は、例えばｐ型導電不
純物を、ベース領域とショットキーバリヤダイオードＤ
１とを互いに隔離する位置に涜って比較的浅く帯状に選
択拡散することにより簡単゛に形成することができる。
エピタキシャル層１２を完全に分離するものではなく、
その表面付近だけを電気的に分離すべく浅く形成されて
いる。この疑似的な分離領域２４は、例えばｐ型導電不
純物を、ベース領域とショットキーバリヤダイオードＤ
１とを互いに隔離する位置に涜って比較的浅く帯状に選
択拡散することにより簡単゛に形成することができる。
さらに具体的には、ｐ型ベース層を形成する時に同時に
形成することができる。
形成することができる。
さて１以上のように形成されＬノくイボーラトランジス
タＱｂでは、上述した疑似的な分離領域２４か、該バイ
ポーラトランジスタＱｂのベース領域Ｂとコレクタ領域
のショットキーノくリヤダイオードＤ１との間の表面部
分における電流の流れを阻止する。すなわちｎ−型エピ
タキシャル層とｐ型拡散層２４とのＰＮ接合によりダイ
オードが形成され、あるレベル以上の急激な電流が流れ
るとこのダイオードがオンして上記電流をグランドに流
しだすことができる。これにより、その表面部分に漬っ
て流れるスパイク電流を効果的に抑制することができる
。そしてこれにより、例えば上記ノ（イポーラトランジ
スタＱｂを用いてトーテムポー）Ｌ／型のインバータを
組んだ場合には、そのイン／（−夕の貫通電流を抑制し
、また出力状態の切換を円滑にすることができる。
タＱｂでは、上述した疑似的な分離領域２４か、該バイ
ポーラトランジスタＱｂのベース領域Ｂとコレクタ領域
のショットキーノくリヤダイオードＤ１との間の表面部
分における電流の流れを阻止する。すなわちｎ−型エピ
タキシャル層とｐ型拡散層２４とのＰＮ接合によりダイ
オードが形成され、あるレベル以上の急激な電流が流れ
るとこのダイオードがオンして上記電流をグランドに流
しだすことができる。これにより、その表面部分に漬っ
て流れるスパイク電流を効果的に抑制することができる
。そしてこれにより、例えば上記ノ（イポーラトランジ
スタＱｂを用いてトーテムポー）Ｌ／型のインバータを
組んだ場合には、そのイン／（−夕の貫通電流を抑制し
、また出力状態の切換を円滑にすることができる。
さらにまた、表面部分に清って流れるスノくイン電流が
抑制されることにより、上記ショットキーバリヤダイオ
ードＤ１に流れ込む電流の方向が該ダイオードＤ１の形
成面に垂直な方向だけに規制されるようになり、これに
より該ショットキーノ（リヤダイオードＤ１のエツジ電
流を少なくしてその破壊を確実に防止することができる
ようにもなる。
抑制されることにより、上記ショットキーバリヤダイオ
ードＤ１に流れ込む電流の方向が該ダイオードＤ１の形
成面に垂直な方向だけに規制されるようになり、これに
より該ショットキーノ（リヤダイオードＤ１のエツジ電
流を少なくしてその破壊を確実に防止することができる
ようにもなる。
第３図は上記バイポーラトランジスタＱｂを用いて組ん
だインバータの一例であってショットキーＴＴＬ回路で
ある。同図に示すインバータは、例えばシフトレジスタ
の段間ごとに設けられる回路であって、１対のｎｐｎｆ
ｆｉバイポーラトランジスタＱａ、Ｑｂを電源■。Ｃの
間でトーテムポール型に接続することにより構成される
。このインバータでは、一方のバイポーラトランジスタ
Ｑｂのコレクタ側に直列に介在させられたショットキー
バリヤダイオードＤ１により、論理出力ＯＵＴの振幅を
圧縮してＨ″と６Ｌ”の切換速度を速めるようにしてい
る。そして、第１図に示した疑似的な分離領域２４によ
り、論理出力がローレベルから〕・インベルに切りかわ
る時にトランジスタＱａ、Ｑｂに流れる貫通電流を抑制
し、確実な論理動作を行なわしめ誤動作を防止するとと
もに出力状態の切換を円滑にすることができるようにな
っている。
だインバータの一例であってショットキーＴＴＬ回路で
ある。同図に示すインバータは、例えばシフトレジスタ
の段間ごとに設けられる回路であって、１対のｎｐｎｆ
ｆｉバイポーラトランジスタＱａ、Ｑｂを電源■。Ｃの
間でトーテムポール型に接続することにより構成される
。このインバータでは、一方のバイポーラトランジスタ
Ｑｂのコレクタ側に直列に介在させられたショットキー
バリヤダイオードＤ１により、論理出力ＯＵＴの振幅を
圧縮してＨ″と６Ｌ”の切換速度を速めるようにしてい
る。そして、第１図に示した疑似的な分離領域２４によ
り、論理出力がローレベルから〕・インベルに切りかわ
る時にトランジスタＱａ、Ｑｂに流れる貫通電流を抑制
し、確実な論理動作を行なわしめ誤動作を防止するとと
もに出力状態の切換を円滑にすることができるようにな
っている。
第４図は、第１図に示したバイポーラトランジスタＱｂ
の内部に等価的に寄生する抵抗の状態を示す。同図に示
すように、ベースＢとコレクタＣの各領域の間に介在す
る抵抗は、エピタキシャル層の厚み方向の抵抗Ｒ１，Ｒ
２と埋込層１４における導電抵抗Ｒ３が主なものと１１
９、前記ショットキーバリヤダイオードＤ１とベース領
域との間の表面部分に治って介在する並列抵抗Ｒ４は、
上記分離領域２４によって等価的に取り外された状態と
なっている。
の内部に等価的に寄生する抵抗の状態を示す。同図に示
すように、ベースＢとコレクタＣの各領域の間に介在す
る抵抗は、エピタキシャル層の厚み方向の抵抗Ｒ１，Ｒ
２と埋込層１４における導電抵抗Ｒ３が主なものと１１
９、前記ショットキーバリヤダイオードＤ１とベース領
域との間の表面部分に治って介在する並列抵抗Ｒ４は、
上記分離領域２４によって等価的に取り外された状態と
なっている。
（１１バイポーラトランジスタのコレクタ領域にショッ
トキーバリヤダイオードを形成するとともに、上記バイ
ポーラトランジスタのベース領域と上記ショットキーバ
リヤダイオードとの間の表面部分に電気的な分離領域を
介在させたことにより、そのベース領域と上記ショット
キーバリヤダイオードとの間の表面部分に沿って流れる
スパイク電流を効果的に抑制することができ、これによ
り例えばインバ・−夕を組んだ場合には、貫通電流を抑
制し、また出力状態の切換を円滑にすることができる、
という効果が得られる。
トキーバリヤダイオードを形成するとともに、上記バイ
ポーラトランジスタのベース領域と上記ショットキーバ
リヤダイオードとの間の表面部分に電気的な分離領域を
介在させたことにより、そのベース領域と上記ショット
キーバリヤダイオードとの間の表面部分に沿って流れる
スパイク電流を効果的に抑制することができ、これによ
り例えばインバ・−夕を組んだ場合には、貫通電流を抑
制し、また出力状態の切換を円滑にすることができる、
という効果が得られる。
（２） さらにまた、光面部分に沿って流れるスノよイ
ン電流が抑制されることにより、上記ショットキーバリ
ヤダイオードに流れ込む電流の方向が該ダイオードの形
成面に垂直な方向だけに規制されるようになり、これに
より該ショットキーバリヤダイオードのエツジ電流を少
なくしてその破壊を確実に防止することができるように
なる。という効果が得られる。
ン電流が抑制されることにより、上記ショットキーバリ
ヤダイオードに流れ込む電流の方向が該ダイオードの形
成面に垂直な方向だけに規制されるようになり、これに
より該ショットキーバリヤダイオードのエツジ電流を少
なくしてその破壊を確実に防止することができるように
なる。という効果が得られる。
以上本発明者によりてなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記分離領
域２４はエツチング溝によるものであってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記分離領
域２４はエツチング溝によるものであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるインバータを組むた
めに使用される素子技術に適用した場合について説明し
たが、それに限定されるものではなく、例えば、アナ四
グ回路における素子技術などにも適用でき、少なくとも
素子の表面に沿ってスパイク電流が流れる条件のものに
は適用できる。
をその背景となった利用分野であるインバータを組むた
めに使用される素子技術に適用した場合について説明し
たが、それに限定されるものではなく、例えば、アナ四
グ回路における素子技術などにも適用でき、少なくとも
素子の表面に沿ってスパイク電流が流れる条件のものに
は適用できる。
第１図はこの発明に係る半導体素子の一実、施例な示す
断面図、 第２図社第１図に示した半導体素子の平面状態を示す図
、 第３図は第１図に示した半導体素子を用いて組まれる回
路の一例を示す図、 第４図は第１図に示した半導体素子に寄生する抵抗の状
態を示す等価回路図である。 １０・・・ｐ−型シリコン半導体基体、１２・・・ｎ−
凰シリコンエピタキシャル層、１４・・・ｎ＋型埋込層
、１６・・・ｐ＋型分離層、２０・・・ｐ型ベース拡散
層、２２・・・ｎ＋型エミッタ拡散層、２４・・・分離
領域（ｐｍベース拡散層）、３０・・・金属電極、Ｑａ
・・・ｎｐｎ型バイポーラトランジスタ、Ｑｂ・・・半
導体素子Ｃｎｐｎ型ショフシヨツトキーバリヤダイオー
ド付バイポーラトランジスタＩ、Ｄ２・・・ショットキ
ーバリヤダイオード、 Ｒ１，Ｒ２，Ｒ３゜Ｒ４・・・
寄生抵抗、Ｂ・・・ベース、Ｅ・・・エミッタ、Ｃ・・
・コレクタ。 第 １ 図 第さ図 第 ３ 図 第 ４ 図
断面図、 第２図社第１図に示した半導体素子の平面状態を示す図
、 第３図は第１図に示した半導体素子を用いて組まれる回
路の一例を示す図、 第４図は第１図に示した半導体素子に寄生する抵抗の状
態を示す等価回路図である。 １０・・・ｐ−型シリコン半導体基体、１２・・・ｎ−
凰シリコンエピタキシャル層、１４・・・ｎ＋型埋込層
、１６・・・ｐ＋型分離層、２０・・・ｐ型ベース拡散
層、２２・・・ｎ＋型エミッタ拡散層、２４・・・分離
領域（ｐｍベース拡散層）、３０・・・金属電極、Ｑａ
・・・ｎｐｎ型バイポーラトランジスタ、Ｑｂ・・・半
導体素子Ｃｎｐｎ型ショフシヨツトキーバリヤダイオー
ド付バイポーラトランジスタＩ、Ｄ２・・・ショットキ
ーバリヤダイオード、 Ｒ１，Ｒ２，Ｒ３゜Ｒ４・・・
寄生抵抗、Ｂ・・・ベース、Ｅ・・・エミッタ、Ｃ・・
・コレクタ。 第 １ 図 第さ図 第 ３ 図 第 ４ 図
Claims (1)
- １、バイポーラトランジスタのコレクク領域にショット
キーバリヤダイオードを形成してなる半導体素子を具備
する半導体装置であって、上記ノ（イボーラトランジス
タのベース領域と上記ショットキーバリヤダイオードと
の間の表面部分には、電気的な分離領域が介在している
ことな特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077583A JPS6083361A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077583A JPS6083361A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083361A true JPS6083361A (ja) | 1985-05-11 |
Family
ID=16263517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19077583A Pending JPS6083361A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083361A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261747A (ja) * | 1987-04-17 | 1988-10-28 | Sanyo Electric Co Ltd | シヨツトキ−クランプ型トランジスタ |
| US5557139A (en) * | 1993-07-01 | 1996-09-17 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Buried base vertical bipolar power transistor with improved current gain and operation area |
-
1983
- 1983-10-14 JP JP19077583A patent/JPS6083361A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261747A (ja) * | 1987-04-17 | 1988-10-28 | Sanyo Electric Co Ltd | シヨツトキ−クランプ型トランジスタ |
| US5557139A (en) * | 1993-07-01 | 1996-09-17 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Buried base vertical bipolar power transistor with improved current gain and operation area |
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