JPH07321628A - ヒステリシストリガ回路を用いる静電放電保護 - Google Patents
ヒステリシストリガ回路を用いる静電放電保護Info
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- JPH07321628A JPH07321628A JP7110555A JP11055595A JPH07321628A JP H07321628 A JPH07321628 A JP H07321628A JP 7110555 A JP7110555 A JP 7110555A JP 11055595 A JP11055595 A JP 11055595A JP H07321628 A JPH07321628 A JP H07321628A
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- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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Abstract
(57)【要約】 (修正有)
【目的】静電放電保護回路動作の開始電圧と停止電圧に
差を付けるヒステリシス効果で保護効果を改善する。 【構成】静電荷の発生で電源導線202と203間に異
常な高電圧が印加されると、帰還トランジスタ217を
トリガーする電圧分割抵抗を構成するトランジスタ21
1〜216の中の少くとも1つ(216)がトランジス
タ218により短絡されるので、トランジスタ217の
ゲート電圧、即ち第1中間ノード210の電位は導通開
始時よりも低くなり、トランジスタ217,218,2
08を介してONされて導線202と203間を短絡し
た保護トランジスタ205は両導線間電圧が導通開始電
圧よりも低いある電圧に下がるまでON状態を維持する
ヒステリシス効果をもつことになる。尚、トランジスタ
221は回路の動作をスピードアップする追加容量性ブ
ースト回路を構成する。
差を付けるヒステリシス効果で保護効果を改善する。 【構成】静電荷の発生で電源導線202と203間に異
常な高電圧が印加されると、帰還トランジスタ217を
トリガーする電圧分割抵抗を構成するトランジスタ21
1〜216の中の少くとも1つ(216)がトランジス
タ218により短絡されるので、トランジスタ217の
ゲート電圧、即ち第1中間ノード210の電位は導通開
始時よりも低くなり、トランジスタ217,218,2
08を介してONされて導線202と203間を短絡し
た保護トランジスタ205は両導線間電圧が導通開始電
圧よりも低いある電圧に下がるまでON状態を維持する
ヒステリシス効果をもつことになる。尚、トランジスタ
221は回路の動作をスピードアップする追加容量性ブ
ースト回路を構成する。
Description
【0001】
【発明の分野】本件発明は、ヒステリシスを提供する回
路によってトリガされる静電気放電保護を有する集積回
路に関するものである。
路によってトリガされる静電気放電保護を有する集積回
路に関するものである。
【0002】
【従来技術の説明】静電気放電(electrostatic discha
rge,ESD)からの集積回路(IC)の保護は、特に回
路外形の大きさがより小さく(例えばサブミクロン)な
ってきていることから、考慮すべき設計事項である。I
C上の入力、出力及び電源のボンドパッド(bondpad)
をESD損傷から保護する種々の技術が存在する。ここ
で、その損傷は、ICチップの製造中、またはチップが
パッケージされた後により頻繁に生じると考えられる。
後者の場合、例えば、手で扱っているとき、出荷、また
は連続使用の間に、ESD電圧がパッケージ端子を介し
てチップのボンドパッドへ導通する。ESD保護の一の
形態は、クランプダイオードを用いてボンドパッドへ接
続しているIC回路を保護するものであり、一方、他の
技術においては入力及び出力抵抗を用いて、ボンドパッ
ドからICへ導通されるESD電圧を減少させるものも
ある。ESD保護の更に他の形態は、トランジスタを用
いてボンドパッド上の動作電圧を安全なレベルにクラン
プするものがある。4層デバイス(例えば、サイリス
タ)を用いて保護回路へヒステリシスを導入することも
良く知られている。その手法においては、試験の目的に
関する限り、保護回路をトリガすることなくわずかな過
剰電源電圧が存在する。しかしながら、多くのIC製造
プロセスにおいて4層デバイスが容易に実施されてはい
ない。
rge,ESD)からの集積回路(IC)の保護は、特に回
路外形の大きさがより小さく(例えばサブミクロン)な
ってきていることから、考慮すべき設計事項である。I
C上の入力、出力及び電源のボンドパッド(bondpad)
をESD損傷から保護する種々の技術が存在する。ここ
で、その損傷は、ICチップの製造中、またはチップが
パッケージされた後により頻繁に生じると考えられる。
後者の場合、例えば、手で扱っているとき、出荷、また
は連続使用の間に、ESD電圧がパッケージ端子を介し
てチップのボンドパッドへ導通する。ESD保護の一の
形態は、クランプダイオードを用いてボンドパッドへ接
続しているIC回路を保護するものであり、一方、他の
技術においては入力及び出力抵抗を用いて、ボンドパッ
ドからICへ導通されるESD電圧を減少させるものも
ある。ESD保護の更に他の形態は、トランジスタを用
いてボンドパッド上の動作電圧を安全なレベルにクラン
プするものがある。4層デバイス(例えば、サイリス
タ)を用いて保護回路へヒステリシスを導入することも
良く知られている。その手法においては、試験の目的に
関する限り、保護回路をトリガすることなくわずかな過
剰電源電圧が存在する。しかしながら、多くのIC製造
プロセスにおいて4層デバイスが容易に実施されてはい
ない。
【0002】トランジスタ保護回路の一の形態が図1に
示されており、損傷を与える可能性のあるESD電圧が
VDD電源ボンドパッド11とVSS電源ボンドパッド14
の間に存在するときに、保護回路10はVDD導線12と
VSS導線13間の電圧を安全レベルへクランプする。こ
の目的のため、保護回路10は、そのエミッタとコレク
タがVDD電源導線とVSS電源導線へそれぞれ接続されて
いる電圧クランプPNPトランジスタ15からなる。ト
ランジスタ15のベースが抵抗16、17と制御トラン
ジスタ18からなるトリガ回路へ接続されている。nチ
ャネル制御トランジスタ18のゲートが数多くのpチャ
ネルトランジスタ19ー25と抵抗26からなる電圧分
割器へ接続されている。正規の動作において、トランジ
スタ19ー25のそれぞれの間の電圧降下は約1ボルト
であり、従って、正規電源電圧(例えばVDD=5
[V]、VSS=0[V])が存在するとき分割器のノー
ド27における電圧は1ボルト以下に残る。従って、ト
ランジスタ18のゲートとの電圧は導通閾値(conductio
n threshold)以下である。ここで、典型的なCMOS
(相補金属酸化物)技術において実施されるICに対し
て導通閾値は約1ボルトである。制御トランジスタ18
のこの非導通性は、制御ノード28を高電圧レベル、約
VDDに残すことになり、保護トランジスタ15のベース
が非導通状態へバイアスされる。それ故に、正規の動作
においては、重要な電流導通は保護トランジスタ15を
介して生じない。
示されており、損傷を与える可能性のあるESD電圧が
VDD電源ボンドパッド11とVSS電源ボンドパッド14
の間に存在するときに、保護回路10はVDD導線12と
VSS導線13間の電圧を安全レベルへクランプする。こ
の目的のため、保護回路10は、そのエミッタとコレク
タがVDD電源導線とVSS電源導線へそれぞれ接続されて
いる電圧クランプPNPトランジスタ15からなる。ト
ランジスタ15のベースが抵抗16、17と制御トラン
ジスタ18からなるトリガ回路へ接続されている。nチ
ャネル制御トランジスタ18のゲートが数多くのpチャ
ネルトランジスタ19ー25と抵抗26からなる電圧分
割器へ接続されている。正規の動作において、トランジ
スタ19ー25のそれぞれの間の電圧降下は約1ボルト
であり、従って、正規電源電圧(例えばVDD=5
[V]、VSS=0[V])が存在するとき分割器のノー
ド27における電圧は1ボルト以下に残る。従って、ト
ランジスタ18のゲートとの電圧は導通閾値(conductio
n threshold)以下である。ここで、典型的なCMOS
(相補金属酸化物)技術において実施されるICに対し
て導通閾値は約1ボルトである。制御トランジスタ18
のこの非導通性は、制御ノード28を高電圧レベル、約
VDDに残すことになり、保護トランジスタ15のベース
が非導通状態へバイアスされる。それ故に、正規の動作
においては、重要な電流導通は保護トランジスタ15を
介して生じない。
【0003】しかしながら、過剰な高電圧(概ねESD
に起因)は電源導線12と13の間に存在し、分割ノー
ド27における電圧は制御トランジスタ18の閾値を越
えて増加し、それを導通する。この導通は制御ノードを
低に引き下げ、トランジスタ15のベース上の電圧がト
ランジスタ15が導通となるようにバイアスされる。そ
れ故に、トランジスタ15を介して流れる重要な電流は
ESD電荷を消滅させるのを助け、電源導線12と13
の間からの過剰な電圧を防ぐ。この電圧クランプ動作
は、電源導線12または13へ直接または間接的に接続
されている他の回路(図示されていない)を保護する。
回路10が導通するクランプ電圧は、電圧分割トランジ
スタの数、この場合(トランジスタ19−25)では7
によって重要な度合いに決定される。大きな数はより高
い電圧での導通が可能であり、例えば正規電源電圧(例
えばVDD=7ボルト)より高い電圧における集積回路の
試験を保護回路10をトリガすることなく行うために、
追加の電圧分割トランジスタ(全部で8)を使用するこ
とができる。電圧分割トランジスタの大きさ及び長さ−
幅比(length-to-width ratio) は、それらの組立てと同
様に各トランジスタ間の電圧降下、即ち回路10のクラ
ンプ電圧に影響を与える。
に起因)は電源導線12と13の間に存在し、分割ノー
ド27における電圧は制御トランジスタ18の閾値を越
えて増加し、それを導通する。この導通は制御ノードを
低に引き下げ、トランジスタ15のベース上の電圧がト
ランジスタ15が導通となるようにバイアスされる。そ
れ故に、トランジスタ15を介して流れる重要な電流は
ESD電荷を消滅させるのを助け、電源導線12と13
の間からの過剰な電圧を防ぐ。この電圧クランプ動作
は、電源導線12または13へ直接または間接的に接続
されている他の回路(図示されていない)を保護する。
回路10が導通するクランプ電圧は、電圧分割トランジ
スタの数、この場合(トランジスタ19−25)では7
によって重要な度合いに決定される。大きな数はより高
い電圧での導通が可能であり、例えば正規電源電圧(例
えばVDD=7ボルト)より高い電圧における集積回路の
試験を保護回路10をトリガすることなく行うために、
追加の電圧分割トランジスタ(全部で8)を使用するこ
とができる。電圧分割トランジスタの大きさ及び長さ−
幅比(length-to-width ratio) は、それらの組立てと同
様に各トランジスタ間の電圧降下、即ち回路10のクラ
ンプ電圧に影響を与える。
【0004】しかしながら、保護回路へ接続されたボン
ドパッド上の正規電圧よりわずかに高い電圧での保護回
路のトリガを防止できるが、ESD発生でのより高い程
度の保護を提供する保護回路を得る点において問題は残
っている。そのような正規電圧より高い電圧は、例えば
正規5ボルトで動作するよう設計された集積回路に対し
て7ボルトのテストを行うような、集積回路のテストの
間に発生し得る。他の場合においては、3ボルトで動作
する集積回路をより高いレベル(例えば5ボルト)にお
ける外部回路とインタフェースさせたい場合がある。こ
のような場合、5ボルト論理レベルから3ボルトICの
入力ボンドパッドへ接続されたいかなるESD保護回路
をもトリガすることを避ける必要がある。
ドパッド上の正規電圧よりわずかに高い電圧での保護回
路のトリガを防止できるが、ESD発生でのより高い程
度の保護を提供する保護回路を得る点において問題は残
っている。そのような正規電圧より高い電圧は、例えば
正規5ボルトで動作するよう設計された集積回路に対し
て7ボルトのテストを行うような、集積回路のテストの
間に発生し得る。他の場合においては、3ボルトで動作
する集積回路をより高いレベル(例えば5ボルト)にお
ける外部回路とインタフェースさせたい場合がある。こ
のような場合、5ボルト論理レベルから3ボルトICの
入力ボンドパッドへ接続されたいかなるESD保護回路
をもトリガすることを避ける必要がある。
【0005】
【発明の概要】発明者は、保護された導線へ印加される
電圧に関して保護回路を流れる電流にヒステリシス降下
を提供するという改良されたESD保護回路を有する集
積回路を発明した。ヒステリシスが保護トランジスタに
対するトリガ電圧レベルを提供する一連の電圧降下デバ
イスと、一連の電圧降下デバイスから少なくとも一つを
効果的に取り除く短絡トランジスタによって得ることが
できる。
電圧に関して保護回路を流れる電流にヒステリシス降下
を提供するという改良されたESD保護回路を有する集
積回路を発明した。ヒステリシスが保護トランジスタに
対するトリガ電圧レベルを提供する一連の電圧降下デバ
イスと、一連の電圧降下デバイスから少なくとも一つを
効果的に取り除く短絡トランジスタによって得ることが
できる。
【0006】
【発明の詳細な記述】以下の詳細な説明は集積回路ES
D保護技術に関するものである。図2を参照すると、本
願技術を具現化したESD短絡保護回路200が示され
ている。尚、種々の他の実施例も可能である。損傷を与
える可能性のあるESD電圧は電源導線202と203
の間に存在し、これは、典型的にはそれに接続された外
部のパッケージ端子(図示せず)からボンドパッド20
1及び204への導通によって生じる。保護PNPトラ
ンジスタ205は、ESD電圧が所望のレベルを越えた
ときにESD電流を電源導線202から電源導線203
へ導通させる役割を果たす。もし必要であれば、このバ
イポーラトランジスタを、合衆国特許第5、304、839号に
記載されているようなツインタブCMOSプロセス(twi
n-tub CMOS process)で作成することもできる。バイア
ス抵抗206(典型的には約5キロオーム)、バイアス
抵抗207(典型的には約18オーム)、そしてnチャ
ネル制御トランジスタ208が前述の従来技術図1にお
ける比較されるべき回路の対応する部分である。しかし
ながら、一連の電圧分割トランジスタと関連する要素か
らなるトリガ回路は後述のような保護回路動作にヒステ
リシスを導入する。保護回路の効果は、ボンドパッドに
接続された動作回路222の保護を提供することであ
り、そして動作回路222を介してボンドパッドへ間接
的に結合された他の回路へ改良された保護を提供するこ
とができる。
D保護技術に関するものである。図2を参照すると、本
願技術を具現化したESD短絡保護回路200が示され
ている。尚、種々の他の実施例も可能である。損傷を与
える可能性のあるESD電圧は電源導線202と203
の間に存在し、これは、典型的にはそれに接続された外
部のパッケージ端子(図示せず)からボンドパッド20
1及び204への導通によって生じる。保護PNPトラ
ンジスタ205は、ESD電圧が所望のレベルを越えた
ときにESD電流を電源導線202から電源導線203
へ導通させる役割を果たす。もし必要であれば、このバ
イポーラトランジスタを、合衆国特許第5、304、839号に
記載されているようなツインタブCMOSプロセス(twi
n-tub CMOS process)で作成することもできる。バイア
ス抵抗206(典型的には約5キロオーム)、バイアス
抵抗207(典型的には約18オーム)、そしてnチャ
ネル制御トランジスタ208が前述の従来技術図1にお
ける比較されるべき回路の対応する部分である。しかし
ながら、一連の電圧分割トランジスタと関連する要素か
らなるトリガ回路は後述のような保護回路動作にヒステ
リシスを導入する。保護回路の効果は、ボンドパッドに
接続された動作回路222の保護を提供することであ
り、そして動作回路222を介してボンドパッドへ間接
的に結合された他の回路へ改良された保護を提供するこ
とができる。
【0007】一連の電圧分割器は一連の抵抗211ー2
16へ第一の中間ノード210で接続されている抵抗2
09(典型的には約30キロオーム)からなる。これら
電圧分割抵抗は、この場合pチャネル電界効果デバイス
であり、改良した動作安定性を提供するためにタブタイ
(tab-tie) (図示せず)の手段によって形成されている
ドーピングされた半導体タブ領域へ接続されているソー
スを有する。しかしながら、nチャネル電圧分割トラン
ジスタをその代わりとして利用することができる。帰還
トランジスタ217は中間ノード210へ結合されたゲ
ートを有し、そのソースはVDD導線202へ接続され、
そしてそのドレインは短絡トランジスタ218のゲート
へ接続されている。更に、トランジスタ217のドレイ
ンは短絡トランジスタ218のゲートと、バイアス抵抗
220(典型的は30キロオーム)へ接続されている。
短絡トランジスタ218は一連の電圧分割器の第2の中
間ノード219へ接続されたドレインを有し、VSS導線
203に接続されたソースを有する。
16へ第一の中間ノード210で接続されている抵抗2
09(典型的には約30キロオーム)からなる。これら
電圧分割抵抗は、この場合pチャネル電界効果デバイス
であり、改良した動作安定性を提供するためにタブタイ
(tab-tie) (図示せず)の手段によって形成されている
ドーピングされた半導体タブ領域へ接続されているソー
スを有する。しかしながら、nチャネル電圧分割トラン
ジスタをその代わりとして利用することができる。帰還
トランジスタ217は中間ノード210へ結合されたゲ
ートを有し、そのソースはVDD導線202へ接続され、
そしてそのドレインは短絡トランジスタ218のゲート
へ接続されている。更に、トランジスタ217のドレイ
ンは短絡トランジスタ218のゲートと、バイアス抵抗
220(典型的は30キロオーム)へ接続されている。
短絡トランジスタ218は一連の電圧分割器の第2の中
間ノード219へ接続されたドレインを有し、VSS導線
203に接続されたソースを有する。
【0008】フィードバックトランジスタおよび関連す
る回路の動作は、保護回路の動作においてヒステリシス
を作り出すよう次のように機能する。 (1) 正規の電源動作電圧(例えば、VDD=5ボル
ト)が存在するとき、第1の中間ノード210は、抵抗
器209のプルアップ作用によってVDD導線202とほ
ぼ同じ電圧に維持される。トランジスタ列211−21
6は、列内のトランジスタのスレショルド電圧およびト
ランジスタの数によって正規の動作電圧で非導通するよ
う設計される。したがって、Pチャンネルトランジスタ
217上の高ゲート電圧は、それが導通することを防止
し、そのため、nチャンネル制御トランジスタ208上
のゲート電圧は抵抗器220によって低レベルに維持さ
れる。したがって、制御トランジスタ208は非導通状
態に維持され、それにより保護トランジスタ205のベ
ース電圧を抵抗器206により高レベルに保持させる。
保護トランジスタ205は、正規の回路動作中非導通状
態に維持される。
る回路の動作は、保護回路の動作においてヒステリシス
を作り出すよう次のように機能する。 (1) 正規の電源動作電圧(例えば、VDD=5ボル
ト)が存在するとき、第1の中間ノード210は、抵抗
器209のプルアップ作用によってVDD導線202とほ
ぼ同じ電圧に維持される。トランジスタ列211−21
6は、列内のトランジスタのスレショルド電圧およびト
ランジスタの数によって正規の動作電圧で非導通するよ
う設計される。したがって、Pチャンネルトランジスタ
217上の高ゲート電圧は、それが導通することを防止
し、そのため、nチャンネル制御トランジスタ208上
のゲート電圧は抵抗器220によって低レベルに維持さ
れる。したがって、制御トランジスタ208は非導通状
態に維持され、それにより保護トランジスタ205のベ
ース電圧を抵抗器206により高レベルに保持させる。
保護トランジスタ205は、正規の回路動作中非導通状
態に維持される。
【0009】(2) ESD事象に起因する過度の高電
圧が電源導線202及び203の間に存在するときは、
フィードバックトランジスタ217のソースはゲートに
対して正にバイアスされることとなる。これは、第1の
中間ノード210が、列中のトランジスタ211−21
6のクランプ作用により相対的に一定の電圧に保持され
るためである。例えば、トランジスタ211−216の
列が8ボルトで導通を開始する場合は、第1の中間ノー
ド210はほぼこの値でクランプされる。したがって、
フィードバックトランジスタ217のスレッショルドが
ほぼ1ボルトである場合は、トランジスタ217は、電
源導線202及び203の間の電圧差が8+1=9ボル
トを越えるときに導通を開始する。フィードバックトラ
ンジスタ217の導通は、制御トランジスタ208のゲ
ートの電圧を高レベルに引きあげ制御トランジスタを導
通させ、これにより、保護トランジスタ205のベース
上の電圧を引き下げる。この作用は、保護トランジスタ
205に導線202及び203の間にESD電流を導通
させ、これにより集積回路の他の部分を保護する。
圧が電源導線202及び203の間に存在するときは、
フィードバックトランジスタ217のソースはゲートに
対して正にバイアスされることとなる。これは、第1の
中間ノード210が、列中のトランジスタ211−21
6のクランプ作用により相対的に一定の電圧に保持され
るためである。例えば、トランジスタ211−216の
列が8ボルトで導通を開始する場合は、第1の中間ノー
ド210はほぼこの値でクランプされる。したがって、
フィードバックトランジスタ217のスレッショルドが
ほぼ1ボルトである場合は、トランジスタ217は、電
源導線202及び203の間の電圧差が8+1=9ボル
トを越えるときに導通を開始する。フィードバックトラ
ンジスタ217の導通は、制御トランジスタ208のゲ
ートの電圧を高レベルに引きあげ制御トランジスタを導
通させ、これにより、保護トランジスタ205のベース
上の電圧を引き下げる。この作用は、保護トランジスタ
205に導線202及び203の間にESD電流を導通
させ、これにより集積回路の他の部分を保護する。
【0010】(3) フィードバックトランジスタ21
7の上述した導通は、短絡トランジスタ218のゲート
をも高レベルに引き上げ、この作用は短絡トランジスタ
を導通させる。事実上、このことは第2の中間ノード2
19上の電圧を電源導線203上の電圧に引き下げるこ
とによりトランジスタ216を列から電気的に取り除く
ことになる。したがって、トランジスタ216の電圧降
下を列から効果的に取り除くことにより第1の中間ノー
ド210上の電圧はその量だけ、即ち図解の列において
は1.3ボルトだけ減少される。ノード210上のこの
電圧減少は、電源導線202及び203の間の電圧差が
ノード210上の電圧とフィードバックトランジスタ2
17のスレッショルドの和、即ち(図解の例では)6.
7+1=7.7ボルトよりも小さく減少するまでフィー
ドバックトランジスタ217が導通するのを保つよう機
能する。フィードバックトランジスタ217はESD事
象の後に非導通状態に戻るときに、制御トランジスタ2
08、保護トランジスタ205及び短絡トランジスタ2
18も上記(1)のように非導通状態に戻る。
7の上述した導通は、短絡トランジスタ218のゲート
をも高レベルに引き上げ、この作用は短絡トランジスタ
を導通させる。事実上、このことは第2の中間ノード2
19上の電圧を電源導線203上の電圧に引き下げるこ
とによりトランジスタ216を列から電気的に取り除く
ことになる。したがって、トランジスタ216の電圧降
下を列から効果的に取り除くことにより第1の中間ノー
ド210上の電圧はその量だけ、即ち図解の列において
は1.3ボルトだけ減少される。ノード210上のこの
電圧減少は、電源導線202及び203の間の電圧差が
ノード210上の電圧とフィードバックトランジスタ2
17のスレッショルドの和、即ち(図解の例では)6.
7+1=7.7ボルトよりも小さく減少するまでフィー
ドバックトランジスタ217が導通するのを保つよう機
能する。フィードバックトランジスタ217はESD事
象の後に非導通状態に戻るときに、制御トランジスタ2
08、保護トランジスタ205及び短絡トランジスタ2
18も上記(1)のように非導通状態に戻る。
【0011】したがって、保護トランジスタ205の導
通は、導線202及び203の間の電圧差が9ボルトを
越えるときに開始し、この電圧差が7.7ボルトよりも
小さく減少するまで継続し図解の例では1.3ボルトの
ヒステリシスを作り出すからヒステリシスが導入された
といえる。これは直流(DC)ヒステリシスと考えられ
る点に注意すべきである。それは、導線202及び20
3の間の電圧差が変化する速さには独立しているための
である。しかしながら、好ましい実施例においては、急
速に増加するESD電圧が存在するときには、保護トラ
ンジスタの“オン”動作を高速化する過渡電流を含ませ
るのが望ましいこともわかった。これは、オプションと
しての高速化コンデンサ221、即ち制御トランジスタ
208のゲートを急速に高レベルに引き上げるよう過渡
電流を流し、これによりコンデンサがない場合よりも保
護トランジスタ205をより急速に導通させるコンデン
サ221を用いることによりなされる。高速化コンデン
サは、トランジスタ208のゲートコンデンサにほぼ等
しい値を持つことが推しょうされる。図1と比較する
と、図2の回路は、ボンドパッド上のわずかの電圧上昇
が保護回路をトリガーするのを依然防止しつつ典型的な
場合において改良されたESD保護を与えることがわか
った。
通は、導線202及び203の間の電圧差が9ボルトを
越えるときに開始し、この電圧差が7.7ボルトよりも
小さく減少するまで継続し図解の例では1.3ボルトの
ヒステリシスを作り出すからヒステリシスが導入された
といえる。これは直流(DC)ヒステリシスと考えられ
る点に注意すべきである。それは、導線202及び20
3の間の電圧差が変化する速さには独立しているための
である。しかしながら、好ましい実施例においては、急
速に増加するESD電圧が存在するときには、保護トラ
ンジスタの“オン”動作を高速化する過渡電流を含ませ
るのが望ましいこともわかった。これは、オプションと
しての高速化コンデンサ221、即ち制御トランジスタ
208のゲートを急速に高レベルに引き上げるよう過渡
電流を流し、これによりコンデンサがない場合よりも保
護トランジスタ205をより急速に導通させるコンデン
サ221を用いることによりなされる。高速化コンデン
サは、トランジスタ208のゲートコンデンサにほぼ等
しい値を持つことが推しょうされる。図1と比較する
と、図2の回路は、ボンドパッド上のわずかの電圧上昇
が保護回路をトリガーするのを依然防止しつつ典型的な
場合において改良されたESD保護を与えることがわか
った。
【0012】上述の実施例は、0.9ミクロンCMOS
技術において実施される図解の実施例にふさわしい典型
的な設計値を与えるものであるが、要求される保護コー
ス及び利用可能な要素値に依存して広い範囲のトランジ
スタ、抵抗器及びコンデンササイズが可能である。保護
トランジスタは、PNPバイポーラトランジスタの代わ
りに電界効果型(例えば、Pチャンネル)であってもよ
い。その場合は、電界効果保護トランジスタのゲートの
接続が、トランジスタ205のベースの接続に対応し、
ソース及びドレイン領域が電源導線202及び203の
間に接続される。好ましい保護トランジスタタイプは、
他のデバイスパラメータ及び保護トランジスタそれ自体
のESDダメージに対する感度とともに与えられた製造
プロセスにおいて利用し得るデバイスの利得に典型的に
依存する。高速化コンデンサは図2に示されるようにP
チャンネルトランジスタにより実施され得るが、その他
nチャンネルトランジスタ、ポリシリコン/誘電体/ポ
リシリコンデバイス、あるいは他の適当な容量構造によ
っても実施され得る。
技術において実施される図解の実施例にふさわしい典型
的な設計値を与えるものであるが、要求される保護コー
ス及び利用可能な要素値に依存して広い範囲のトランジ
スタ、抵抗器及びコンデンササイズが可能である。保護
トランジスタは、PNPバイポーラトランジスタの代わ
りに電界効果型(例えば、Pチャンネル)であってもよ
い。その場合は、電界効果保護トランジスタのゲートの
接続が、トランジスタ205のベースの接続に対応し、
ソース及びドレイン領域が電源導線202及び203の
間に接続される。好ましい保護トランジスタタイプは、
他のデバイスパラメータ及び保護トランジスタそれ自体
のESDダメージに対する感度とともに与えられた製造
プロセスにおいて利用し得るデバイスの利得に典型的に
依存する。高速化コンデンサは図2に示されるようにP
チャンネルトランジスタにより実施され得るが、その他
nチャンネルトランジスタ、ポリシリコン/誘電体/ポ
リシリコンデバイス、あるいは他の適当な容量構造によ
っても実施され得る。
【0013】短絡トランジスタは、それをより高いノー
ドに接続することにより列中の2つ以上のトランジスタ
をバイパスするのに用いられ得る。例えば、短絡トラン
ジスタ218のドレインは、ノード219の代わりにト
ランジスタ214のドレイン及びトランジスタ215の
ソースの間の接続に接続され得る。2つ以上のトランジ
スタ(例えば、215及び216の両方)を列から効果
的に取り除くことにより、ヒステリシス電圧がそれに応
じて増加される。さらに、上述の実施例では列の低い部
分からトランジスタを取り除くよう接続される短絡トラ
ンジスタを示してきたが、列の頂点におけるトランジス
タ(即ち、VDD導線202により近いトランジスタ)を
取り除くよう短絡トランジスタを接続することも可能で
ある。その場合は、低ゲート電圧で導通するPチャンネ
ルデバイスを短絡トランジスタとして用いるのがより望
ましい。列の頂点に接続された抵抗器209の代わり
に、あるいはこれに加えて、抵抗器が第1の中間ノード
を提供するためにトランジスタ列の底部(VSS導線20
3)に直列に接続され得る。列中の電界効果型トランジ
スタの代わりに、列中の電圧効果デバイスは、そのよう
なデバイスを通して流れる電流とは独立した比較的一定
の電圧効果を与えるバイポーラトランジスタ、ダイオー
ドあるいは他のデバイスであってもよい。
ドに接続することにより列中の2つ以上のトランジスタ
をバイパスするのに用いられ得る。例えば、短絡トラン
ジスタ218のドレインは、ノード219の代わりにト
ランジスタ214のドレイン及びトランジスタ215の
ソースの間の接続に接続され得る。2つ以上のトランジ
スタ(例えば、215及び216の両方)を列から効果
的に取り除くことにより、ヒステリシス電圧がそれに応
じて増加される。さらに、上述の実施例では列の低い部
分からトランジスタを取り除くよう接続される短絡トラ
ンジスタを示してきたが、列の頂点におけるトランジス
タ(即ち、VDD導線202により近いトランジスタ)を
取り除くよう短絡トランジスタを接続することも可能で
ある。その場合は、低ゲート電圧で導通するPチャンネ
ルデバイスを短絡トランジスタとして用いるのがより望
ましい。列の頂点に接続された抵抗器209の代わり
に、あるいはこれに加えて、抵抗器が第1の中間ノード
を提供するためにトランジスタ列の底部(VSS導線20
3)に直列に接続され得る。列中の電界効果型トランジ
スタの代わりに、列中の電圧効果デバイスは、そのよう
なデバイスを通して流れる電流とは独立した比較的一定
の電圧効果を与えるバイポーラトランジスタ、ダイオー
ドあるいは他のデバイスであってもよい。
【0014】図2に示される回路に対する種々の他の修
正は、本件発明を実施する際に当業者においては明白で
あろう。その上、VDD及びVSSボンドパッドの間に現れ
る正のESD電圧に対する保護が図2に示されている
が、他のボンドパッドの保護が可能である。例えば、保
護回路を入力/出力(I/O)接続パッドに接続される
回路の保護を得るためにI/O接続パッド及びVSSの間
に接続し得る。これは図2に示された電源導線の間の接
続により既に与えられた回路の保護に追加されあるいは
その代用とされ得る。負のESD電圧に対する保護は、
図2に図解されるトランジスタに代えて要求されるよう
な反対の極性のトランジスタを利用する同等のやり方で
提供され得る。
正は、本件発明を実施する際に当業者においては明白で
あろう。その上、VDD及びVSSボンドパッドの間に現れ
る正のESD電圧に対する保護が図2に示されている
が、他のボンドパッドの保護が可能である。例えば、保
護回路を入力/出力(I/O)接続パッドに接続される
回路の保護を得るためにI/O接続パッド及びVSSの間
に接続し得る。これは図2に示された電源導線の間の接
続により既に与えられた回路の保護に追加されあるいは
その代用とされ得る。負のESD電圧に対する保護は、
図2に図解されるトランジスタに代えて要求されるよう
な反対の極性のトランジスタを利用する同等のやり方で
提供され得る。
【図1】従来技術のESD保護技術を示す。
【図2】本発明の技術の一実施例を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822
Claims (12)
- 【請求項1】 回路(例えば、222)に接続されたボ
ンドパッドを備えかつ2個の該ボンドパッド(例えば、
201、204)に接続された保護トランジスタ(例え
ば、105)を有する集積回路であって、 さらに、該ボンドパッド間に接続された電圧降下デバイ
ス(例えば、211・・・216)のストリングを備
え、そして該ボンドパッドに掛かる電圧が第1の電圧レ
ベルを越える場合、該保護トランジスタを通る電流を許
容するために該制御電極に結合される第1の中間ノード
(例えば、210)を提供しており、 該集積回路はさらに、該ボンドパッドに対する電圧が第
1の電圧レベルを越えて増加する場合、ストリングから
少なくとも1つの電圧降下デバイス(例えば、216)
を効果的に除去するために導通する短絡トランジスタ
(例えば、218)を備え、該ボンドパッドに掛かる電
圧が該第1の電圧レベルより小さい第2の電圧レベル以
下に減少される場合、該短絡トランジスタは導通しない
ことを特徴とする集積回路。 - 【請求項2】 請求項1の集積回路において、該保護ト
ランジスタはPNPバイポーラトランジスタであること
をを特徴とする集積回路。 - 【請求項3】 請求項1の集積回路において、該保護ト
ランジスタはpチャネル電界効果トランジスタであるこ
とを特徴とする集積回路。 - 【請求項4】 請求項1の集積回路において、該ストリ
ングの電圧降下デバイスは電界効果トランジスタである
ことを特徴とする集積回路。 - 【請求項5】 請求項1の集積回路において、該短絡ト
ランジスタは、接地(VSS)パワー供給導体に接続され
たソースと該ストリングの第2の中間ノード(例えば、
219)に接続されたドレインとを有するnチャネル電
界効果トランジスタであることを特徴とする集積回路。 - 【請求項6】 請求項1の集積回路において、ESD電
圧が該ボンドパッドに現れる場合、該保護トランジスタ
の導通の開始をスピードアップするために1つの該ボン
ドパッド(例えば、201)と該保護トランジスタとの
間にて結合されたキャパシタ(例えば、221)をさら
に備えることを特徴とする集積回路。 - 【請求項7】 正の電力供給(VDD)導体とオペレーシ
ョナル回路(例えば、222)に接続された接地パワー
供給(VSS)導体(例えば、203)とを備え、かつ該
パワー供給導体間に接続された保護トランジスタ(例え
ば、205)を有し、さらに該保護回路の制御電極と該
パワー導体の内の一方との間にて結合された制御電極を
有する制御トランジスタ(例えば、208)を有する集
積回路であって、 さらに、該パワー導体の内の一方(例えば、203)と
第1の中間ノード(たとえば、210)との間にて接続
された電圧降下トランジスタ(例えば、211・・・2
16)のストリングと、該第1の中間ノードと該パワー
導体の内の他方(例えば、202)との間に接続された
抵抗(例えば、209)とを備え、 さらに、該第1の中間ノードに結合された制御電極と、
該パワー導体の内の一方(例えば、202)に結合され
た第1の制御電極と、該制御トランジスタの制御電極に
結合された第2の制御電極とを有するフィードバックト
ランジスタ(例えば、217)を備えており、そしてさ
らに、 ストリングの1つの該トランジスタ(例えば、215)
がストリングの別の該トランジスタ(例えば、216)
に接続された第2の中間ノード(例えば、219)に接
続された第1の制御電極と、1つの該パワー導体(例え
ば、203)に接続された第2の制御電極と、該フィー
ドバックトランジスタの第2の制御電極に結合された制
御電極とを有する短絡トランジスタ(例えば、218)
を備えており、 該パワー供給導体に掛かる電圧が第1の電圧レベルを越
えて増加する場合、該保護トランジスタが導通し、そし
て該パワー供給導体に掛かる電圧が該第1の電圧レベル
より小さい第2の電圧レベル以下に減少される場合、導
通しないことを特徴とする集積回路。 - 【請求項8】 請求項7の集積回路において、ESD電
圧が1つの該パワー供給導体(例えば、202)に現れ
る場合、該保護トランジスタ(例えば、205)の導通
の開始をスピードアップするために該1つの該パワー供
給導体と該制御トランジスタ(例えば、208)の制御
電極との間にて結合されたキャパシタ(例えば、22
1)をさらに備えることを特徴とする集積回路。 - 【請求項9】 請求項7の集積回路において、該保護ト
ランジスタはPNPバイポーラトランジスタであること
をを特徴とする集積回路。 - 【請求項10】 請求項7の集積回路において、該保護
トランジスタはpチャネル電界効果トランジスタである
ことを特徴とする集積回路。 - 【請求項11】 請求項7の集積回路において、該スト
リングの電圧降下デバイスはpチャネル電界効果トラン
ジスタであることを特徴とする集積回路。 - 【請求項12】 請求項7の集積回路において、該短絡
トランジスタは、接地パワー供給(VSS)導体に接続さ
れたソースを有するnチャネル電界効果トランジスタで
あることを特徴とする集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US239632 | 1994-05-09 | ||
US08/239,632 US5463520A (en) | 1994-05-09 | 1994-05-09 | Electrostatic discharge protection with hysteresis trigger circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07321628A true JPH07321628A (ja) | 1995-12-08 |
Family
ID=22903024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7110555A Withdrawn JPH07321628A (ja) | 1994-05-09 | 1995-05-09 | ヒステリシストリガ回路を用いる静電放電保護 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5463520A (ja) |
JP (1) | JPH07321628A (ja) |
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JP2016119389A (ja) * | 2014-12-22 | 2016-06-30 | セイコーエプソン株式会社 | 静電気保護回路及び半導体集積回路装置 |
JP2016119388A (ja) * | 2014-12-22 | 2016-06-30 | セイコーエプソン株式会社 | 静電気保護回路及び半導体集積回路装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |