JPH07321628A - ヒステリシストリガ回路を用いる静電放電保護 - Google Patents

ヒステリシストリガ回路を用いる静電放電保護

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JPH07321628A
JPH07321628A JP7110555A JP11055595A JPH07321628A JP H07321628 A JPH07321628 A JP H07321628A JP 7110555 A JP7110555 A JP 7110555A JP 11055595 A JP11055595 A JP 11055595A JP H07321628 A JPH07321628 A JP H07321628A
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transistor
voltage
integrated circuit
protection
control electrode
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JP7110555A
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Dale H Nelson
ハーヴェイ ネルソン デール
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AT&T Corp
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American Telephone and Telegraph Co Inc
AT&T Corp
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

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Abstract

(57)【要約】 （修正有） 【目的】静電放電保護回路動作の開始電圧と停止電圧に
差を付けるヒステリシス効果で保護効果を改善する。 【構成】静電荷の発生で電源導線２０２と２０３間に異
常な高電圧が印加されると、帰還トランジスタ２１７を
トリガーする電圧分割抵抗を構成するトランジスタ２１
１〜２１６の中の少くとも１つ（２１６）がトランジス
タ２１８により短絡されるので、トランジスタ２１７の
ゲート電圧、即ち第１中間ノード２１０の電位は導通開
始時よりも低くなり、トランジスタ２１７，２１８，２
０８を介してＯＮされて導線２０２と２０３間を短絡し
た保護トランジスタ２０５は両導線間電圧が導通開始電
圧よりも低いある電圧に下がるまでＯＮ状態を維持する
ヒステリシス効果をもつことになる。尚、トランジスタ
２２１は回路の動作をスピードアップする追加容量性ブ
ースト回路を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【発明の分野】本件発明は、ヒステリシスを提供する回
路によってトリガされる静電気放電保護を有する集積回
路に関するものである。
【０００２】
【従来技術の説明】静電気放電（electrostatic discha
rge,ＥＳＤ）からの集積回路（ＩＣ）の保護は、特に回
路外形の大きさがより小さく（例えばサブミクロン）な
ってきていることから、考慮すべき設計事項である。Ｉ
Ｃ上の入力、出力及び電源のボンドパッド（bondpad）
をＥＳＤ損傷から保護する種々の技術が存在する。ここ
で、その損傷は、ＩＣチップの製造中、またはチップが
パッケージされた後により頻繁に生じると考えられる。
後者の場合、例えば、手で扱っているとき、出荷、また
は連続使用の間に、ＥＳＤ電圧がパッケージ端子を介し
てチップのボンドパッドへ導通する。ＥＳＤ保護の一の
形態は、クランプダイオードを用いてボンドパッドへ接
続しているＩＣ回路を保護するものであり、一方、他の
技術においては入力及び出力抵抗を用いて、ボンドパッ
ドからＩＣへ導通されるＥＳＤ電圧を減少させるものも
ある。ＥＳＤ保護の更に他の形態は、トランジスタを用
いてボンドパッド上の動作電圧を安全なレベルにクラン
プするものがある。４層デバイス（例えば、サイリス
タ）を用いて保護回路へヒステリシスを導入することも
良く知られている。その手法においては、試験の目的に
関する限り、保護回路をトリガすることなくわずかな過
剰電源電圧が存在する。しかしながら、多くのＩＣ製造
プロセスにおいて４層デバイスが容易に実施されてはい
ない。
【０００２】トランジスタ保護回路の一の形態が図１に
示されており、損傷を与える可能性のあるＥＳＤ電圧が
ＶDD電源ボンドパッド１１とＶSS電源ボンドパッド１４
の間に存在するときに、保護回路１０はＶDD導線１２と
ＶSS導線１３間の電圧を安全レベルへクランプする。こ
の目的のため、保護回路１０は、そのエミッタとコレク
タがＶDD電源導線とＶSS電源導線へそれぞれ接続されて
いる電圧クランプＰＮＰトランジスタ１５からなる。ト
ランジスタ１５のベースが抵抗１６、１７と制御トラン
ジスタ１８からなるトリガ回路へ接続されている。ｎチ
ャネル制御トランジスタ１８のゲートが数多くのｐチャ
ネルトランジスタ１９ー２５と抵抗２６からなる電圧分
割器へ接続されている。正規の動作において、トランジ
スタ１９ー２５のそれぞれの間の電圧降下は約１ボルト
であり、従って、正規電源電圧（例えばＶDD＝５
［Ｖ］、ＶSS＝０［Ｖ］）が存在するとき分割器のノー
ド２７における電圧は１ボルト以下に残る。従って、ト
ランジスタ１８のゲートとの電圧は導通閾値(conductio
n threshold)以下である。ここで、典型的なＣＭＯＳ
（相補金属酸化物）技術において実施されるＩＣに対し
て導通閾値は約１ボルトである。制御トランジスタ１８
のこの非導通性は、制御ノード２８を高電圧レベル、約
ＶDDに残すことになり、保護トランジスタ１５のベース
が非導通状態へバイアスされる。それ故に、正規の動作
においては、重要な電流導通は保護トランジスタ１５を
介して生じない。
【０００３】しかしながら、過剰な高電圧（概ねＥＳＤ
に起因）は電源導線１２と１３の間に存在し、分割ノー
ド２７における電圧は制御トランジスタ１８の閾値を越
えて増加し、それを導通する。この導通は制御ノードを
低に引き下げ、トランジスタ１５のベース上の電圧がト
ランジスタ１５が導通となるようにバイアスされる。そ
れ故に、トランジスタ１５を介して流れる重要な電流は
ＥＳＤ電荷を消滅させるのを助け、電源導線１２と１３
の間からの過剰な電圧を防ぐ。この電圧クランプ動作
は、電源導線１２または１３へ直接または間接的に接続
されている他の回路（図示されていない）を保護する。
回路１０が導通するクランプ電圧は、電圧分割トランジ
スタの数、この場合（トランジスタ１９−２５）では７
によって重要な度合いに決定される。大きな数はより高
い電圧での導通が可能であり、例えば正規電源電圧（例
えばＶDD＝７ボルト）より高い電圧における集積回路の
試験を保護回路１０をトリガすることなく行うために、
追加の電圧分割トランジスタ（全部で８）を使用するこ
とができる。電圧分割トランジスタの大きさ及び長さ−
幅比(length-to-width ratio) は、それらの組立てと同
様に各トランジスタ間の電圧降下、即ち回路１０のクラ
ンプ電圧に影響を与える。
【０００４】しかしながら、保護回路へ接続されたボン
ドパッド上の正規電圧よりわずかに高い電圧での保護回
路のトリガを防止できるが、ＥＳＤ発生でのより高い程
度の保護を提供する保護回路を得る点において問題は残
っている。そのような正規電圧より高い電圧は、例えば
正規５ボルトで動作するよう設計された集積回路に対し
て７ボルトのテストを行うような、集積回路のテストの
間に発生し得る。他の場合においては、３ボルトで動作
する集積回路をより高いレベル（例えば５ボルト）にお
ける外部回路とインタフェースさせたい場合がある。こ
のような場合、５ボルト論理レベルから３ボルトＩＣの
入力ボンドパッドへ接続されたいかなるＥＳＤ保護回路
をもトリガすることを避ける必要がある。
【０００５】
【発明の概要】発明者は、保護された導線へ印加される
電圧に関して保護回路を流れる電流にヒステリシス降下
を提供するという改良されたＥＳＤ保護回路を有する集
積回路を発明した。ヒステリシスが保護トランジスタに
対するトリガ電圧レベルを提供する一連の電圧降下デバ
イスと、一連の電圧降下デバイスから少なくとも一つを
効果的に取り除く短絡トランジスタによって得ることが
できる。
【０００６】
【発明の詳細な記述】以下の詳細な説明は集積回路ＥＳ
Ｄ保護技術に関するものである。図２を参照すると、本
願技術を具現化したＥＳＤ短絡保護回路２００が示され
ている。尚、種々の他の実施例も可能である。損傷を与
える可能性のあるＥＳＤ電圧は電源導線２０２と２０３
の間に存在し、これは、典型的にはそれに接続された外
部のパッケージ端子（図示せず）からボンドパッド２０
１及び２０４への導通によって生じる。保護ＰＮＰトラ
ンジスタ２０５は、ＥＳＤ電圧が所望のレベルを越えた
ときにＥＳＤ電流を電源導線２０２から電源導線２０３
へ導通させる役割を果たす。もし必要であれば、このバ
イポーラトランジスタを、合衆国特許第5、304、839号に
記載されているようなツインタブＣＭＯＳプロセス(twi
n-tub CMOS process)で作成することもできる。バイア
ス抵抗２０６（典型的には約５キロオーム）、バイアス
抵抗２０７（典型的には約１８オーム）、そしてｎチャ
ネル制御トランジスタ２０８が前述の従来技術図１にお
ける比較されるべき回路の対応する部分である。しかし
ながら、一連の電圧分割トランジスタと関連する要素か
らなるトリガ回路は後述のような保護回路動作にヒステ
リシスを導入する。保護回路の効果は、ボンドパッドに
接続された動作回路２２２の保護を提供することであ
り、そして動作回路２２２を介してボンドパッドへ間接
的に結合された他の回路へ改良された保護を提供するこ
とができる。
【０００７】一連の電圧分割器は一連の抵抗２１１ー２
１６へ第一の中間ノード２１０で接続されている抵抗２
０９（典型的には約３０キロオーム）からなる。これら
電圧分割抵抗は、この場合ｐチャネル電界効果デバイス
であり、改良した動作安定性を提供するためにタブタイ
(tab-tie) （図示せず）の手段によって形成されている
ドーピングされた半導体タブ領域へ接続されているソー
スを有する。しかしながら、ｎチャネル電圧分割トラン
ジスタをその代わりとして利用することができる。帰還
トランジスタ２１７は中間ノード２１０へ結合されたゲ
ートを有し、そのソースはＶDD導線２０２へ接続され、
そしてそのドレインは短絡トランジスタ２１８のゲート
へ接続されている。更に、トランジスタ２１７のドレイ
ンは短絡トランジスタ２１８のゲートと、バイアス抵抗
２２０（典型的は３０キロオーム）へ接続されている。
短絡トランジスタ２１８は一連の電圧分割器の第２の中
間ノード２１９へ接続されたドレインを有し、ＶSS導線
２０３に接続されたソースを有する。
【０００８】フィードバックトランジスタおよび関連す
る回路の動作は、保護回路の動作においてヒステリシス
を作り出すよう次のように機能する。 （１） 正規の電源動作電圧（例えば、ＶDD＝５ボル
ト）が存在するとき、第１の中間ノード２１０は、抵抗
器２０９のプルアップ作用によってＶDD導線２０２とほ
ぼ同じ電圧に維持される。トランジスタ列２１１−２１
６は、列内のトランジスタのスレショルド電圧およびト
ランジスタの数によって正規の動作電圧で非導通するよ
う設計される。したがって、Ｐチャンネルトランジスタ
２１７上の高ゲート電圧は、それが導通することを防止
し、そのため、ｎチャンネル制御トランジスタ２０８上
のゲート電圧は抵抗器２２０によって低レベルに維持さ
れる。したがって、制御トランジスタ２０８は非導通状
態に維持され、それにより保護トランジスタ２０５のベ
ース電圧を抵抗器２０６により高レベルに保持させる。
保護トランジスタ２０５は、正規の回路動作中非導通状
態に維持される。
【０００９】（２） ＥＳＤ事象に起因する過度の高電
圧が電源導線２０２及び２０３の間に存在するときは、
フィードバックトランジスタ２１７のソースはゲートに
対して正にバイアスされることとなる。これは、第１の
中間ノード２１０が、列中のトランジスタ２１１−２１
６のクランプ作用により相対的に一定の電圧に保持され
るためである。例えば、トランジスタ２１１−２１６の
列が８ボルトで導通を開始する場合は、第１の中間ノー
ド２１０はほぼこの値でクランプされる。したがって、
フィードバックトランジスタ２１７のスレッショルドが
ほぼ１ボルトである場合は、トランジスタ２１７は、電
源導線２０２及び２０３の間の電圧差が８＋１＝９ボル
トを越えるときに導通を開始する。フィードバックトラ
ンジスタ２１７の導通は、制御トランジスタ２０８のゲ
ートの電圧を高レベルに引きあげ制御トランジスタを導
通させ、これにより、保護トランジスタ２０５のベース
上の電圧を引き下げる。この作用は、保護トランジスタ
２０５に導線２０２及び２０３の間にＥＳＤ電流を導通
させ、これにより集積回路の他の部分を保護する。
【００１０】（３） フィードバックトランジスタ２１
７の上述した導通は、短絡トランジスタ２１８のゲート
をも高レベルに引き上げ、この作用は短絡トランジスタ
を導通させる。事実上、このことは第２の中間ノード２
１９上の電圧を電源導線２０３上の電圧に引き下げるこ
とによりトランジスタ２１６を列から電気的に取り除く
ことになる。したがって、トランジスタ２１６の電圧降
下を列から効果的に取り除くことにより第１の中間ノー
ド２１０上の電圧はその量だけ、即ち図解の列において
は１．３ボルトだけ減少される。ノード２１０上のこの
電圧減少は、電源導線２０２及び２０３の間の電圧差が
ノード２１０上の電圧とフィードバックトランジスタ２
１７のスレッショルドの和、即ち（図解の例では）６．
７＋１＝７．７ボルトよりも小さく減少するまでフィー
ドバックトランジスタ２１７が導通するのを保つよう機
能する。フィードバックトランジスタ２１７はＥＳＤ事
象の後に非導通状態に戻るときに、制御トランジスタ２
０８、保護トランジスタ２０５及び短絡トランジスタ２
１８も上記（１）のように非導通状態に戻る。
【００１１】したがって、保護トランジスタ２０５の導
通は、導線２０２及び２０３の間の電圧差が９ボルトを
越えるときに開始し、この電圧差が７．７ボルトよりも
小さく減少するまで継続し図解の例では１．３ボルトの
ヒステリシスを作り出すからヒステリシスが導入された
といえる。これは直流（ＤＣ）ヒステリシスと考えられ
る点に注意すべきである。それは、導線２０２及び２０
３の間の電圧差が変化する速さには独立しているための
である。しかしながら、好ましい実施例においては、急
速に増加するＥＳＤ電圧が存在するときには、保護トラ
ンジスタの“オン”動作を高速化する過渡電流を含ませ
るのが望ましいこともわかった。これは、オプションと
しての高速化コンデンサ２２１、即ち制御トランジスタ
２０８のゲートを急速に高レベルに引き上げるよう過渡
電流を流し、これによりコンデンサがない場合よりも保
護トランジスタ２０５をより急速に導通させるコンデン
サ２２１を用いることによりなされる。高速化コンデン
サは、トランジスタ２０８のゲートコンデンサにほぼ等
しい値を持つことが推しょうされる。図１と比較する
と、図２の回路は、ボンドパッド上のわずかの電圧上昇
が保護回路をトリガーするのを依然防止しつつ典型的な
場合において改良されたＥＳＤ保護を与えることがわか
った。
【００１２】上述の実施例は、０．９ミクロンＣＭＯＳ
技術において実施される図解の実施例にふさわしい典型
的な設計値を与えるものであるが、要求される保護コー
ス及び利用可能な要素値に依存して広い範囲のトランジ
スタ、抵抗器及びコンデンササイズが可能である。保護
トランジスタは、ＰＮＰバイポーラトランジスタの代わ
りに電界効果型（例えば、Ｐチャンネル）であってもよ
い。その場合は、電界効果保護トランジスタのゲートの
接続が、トランジスタ２０５のベースの接続に対応し、
ソース及びドレイン領域が電源導線２０２及び２０３の
間に接続される。好ましい保護トランジスタタイプは、
他のデバイスパラメータ及び保護トランジスタそれ自体
のＥＳＤダメージに対する感度とともに与えられた製造
プロセスにおいて利用し得るデバイスの利得に典型的に
依存する。高速化コンデンサは図２に示されるようにＰ
チャンネルトランジスタにより実施され得るが、その他
ｎチャンネルトランジスタ、ポリシリコン／誘電体／ポ
リシリコンデバイス、あるいは他の適当な容量構造によ
っても実施され得る。
【００１３】短絡トランジスタは、それをより高いノー
ドに接続することにより列中の２つ以上のトランジスタ
をバイパスするのに用いられ得る。例えば、短絡トラン
ジスタ２１８のドレインは、ノード２１９の代わりにト
ランジスタ２１４のドレイン及びトランジスタ２１５の
ソースの間の接続に接続され得る。２つ以上のトランジ
スタ（例えば、２１５及び２１６の両方）を列から効果
的に取り除くことにより、ヒステリシス電圧がそれに応
じて増加される。さらに、上述の実施例では列の低い部
分からトランジスタを取り除くよう接続される短絡トラ
ンジスタを示してきたが、列の頂点におけるトランジス
タ（即ち、ＶDD導線２０２により近いトランジスタ）を
取り除くよう短絡トランジスタを接続することも可能で
ある。その場合は、低ゲート電圧で導通するＰチャンネ
ルデバイスを短絡トランジスタとして用いるのがより望
ましい。列の頂点に接続された抵抗器２０９の代わり
に、あるいはこれに加えて、抵抗器が第１の中間ノード
を提供するためにトランジスタ列の底部（ＶSS導線２０
３）に直列に接続され得る。列中の電界効果型トランジ
スタの代わりに、列中の電圧効果デバイスは、そのよう
なデバイスを通して流れる電流とは独立した比較的一定
の電圧効果を与えるバイポーラトランジスタ、ダイオー
ドあるいは他のデバイスであってもよい。
【００１４】図２に示される回路に対する種々の他の修
正は、本件発明を実施する際に当業者においては明白で
あろう。その上、ＶDD及びＶSSボンドパッドの間に現れ
る正のＥＳＤ電圧に対する保護が図２に示されている
が、他のボンドパッドの保護が可能である。例えば、保
護回路を入力／出力（Ｉ／Ｏ）接続パッドに接続される
回路の保護を得るためにＩ／Ｏ接続パッド及びＶSSの間
に接続し得る。これは図２に示された電源導線の間の接
続により既に与えられた回路の保護に追加されあるいは
その代用とされ得る。負のＥＳＤ電圧に対する保護は、
図２に図解されるトランジスタに代えて要求されるよう
な反対の極性のトランジスタを利用する同等のやり方で
提供され得る。
【図面の簡単な説明】
【図１】従来技術のＥＳＤ保護技術を示す。
【図２】本発明の技術の一実施例を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 回路（例えば、２２２）に接続されたボ
    ンドパッドを備えかつ２個の該ボンドパッド（例えば、
    ２０１、２０４）に接続された保護トランジスタ（例え
    ば、１０５）を有する集積回路であって、 さらに、該ボンドパッド間に接続された電圧降下デバイ
    ス（例えば、２１１・・・２１６）のストリングを備
    え、そして該ボンドパッドに掛かる電圧が第１の電圧レ
    ベルを越える場合、該保護トランジスタを通る電流を許
    容するために該制御電極に結合される第１の中間ノード
    （例えば、２１０）を提供しており、 該集積回路はさらに、該ボンドパッドに対する電圧が第
    １の電圧レベルを越えて増加する場合、ストリングから
    少なくとも１つの電圧降下デバイス（例えば、２１６）
    を効果的に除去するために導通する短絡トランジスタ
    （例えば、２１８）を備え、該ボンドパッドに掛かる電
    圧が該第１の電圧レベルより小さい第２の電圧レベル以
    下に減少される場合、該短絡トランジスタは導通しない
    ことを特徴とする集積回路。
  2. 【請求項２】 請求項１の集積回路において、該保護ト
    ランジスタはＰＮＰバイポーラトランジスタであること
    をを特徴とする集積回路。
  3. 【請求項３】 請求項１の集積回路において、該保護ト
    ランジスタはｐチャネル電界効果トランジスタであるこ
    とを特徴とする集積回路。
  4. 【請求項４】 請求項１の集積回路において、該ストリ
    ングの電圧降下デバイスは電界効果トランジスタである
    ことを特徴とする集積回路。
  5. 【請求項５】 請求項１の集積回路において、該短絡ト
    ランジスタは、接地（ＶSS）パワー供給導体に接続され
    たソースと該ストリングの第２の中間ノード（例えば、
    ２１９）に接続されたドレインとを有するｎチャネル電
    界効果トランジスタであることを特徴とする集積回路。
  6. 【請求項６】 請求項１の集積回路において、ＥＳＤ電
    圧が該ボンドパッドに現れる場合、該保護トランジスタ
    の導通の開始をスピードアップするために１つの該ボン
    ドパッド（例えば、２０１）と該保護トランジスタとの
    間にて結合されたキャパシタ（例えば、２２１）をさら
    に備えることを特徴とする集積回路。
  7. 【請求項７】 正の電力供給（ＶDD）導体とオペレーシ
    ョナル回路（例えば、２２２）に接続された接地パワー
    供給（ＶSS）導体（例えば、２０３）とを備え、かつ該
    パワー供給導体間に接続された保護トランジスタ（例え
    ば、２０５）を有し、さらに該保護回路の制御電極と該
    パワー導体の内の一方との間にて結合された制御電極を
    有する制御トランジスタ（例えば、２０８）を有する集
    積回路であって、 さらに、該パワー導体の内の一方（例えば、２０３）と
    第１の中間ノード（たとえば、２１０）との間にて接続
    された電圧降下トランジスタ（例えば、２１１・・・２
    １６）のストリングと、該第１の中間ノードと該パワー
    導体の内の他方（例えば、２０２）との間に接続された
    抵抗（例えば、２０９）とを備え、 さらに、該第１の中間ノードに結合された制御電極と、
    該パワー導体の内の一方（例えば、２０２）に結合され
    た第１の制御電極と、該制御トランジスタの制御電極に
    結合された第２の制御電極とを有するフィードバックト
    ランジスタ（例えば、２１７）を備えており、そしてさ
    らに、 ストリングの１つの該トランジスタ（例えば、２１５）
    がストリングの別の該トランジスタ（例えば、２１６）
    に接続された第２の中間ノード（例えば、２１９）に接
    続された第１の制御電極と、１つの該パワー導体（例え
    ば、２０３）に接続された第２の制御電極と、該フィー
    ドバックトランジスタの第２の制御電極に結合された制
    御電極とを有する短絡トランジスタ（例えば、２１８）
    を備えており、 該パワー供給導体に掛かる電圧が第１の電圧レベルを越
    えて増加する場合、該保護トランジスタが導通し、そし
    て該パワー供給導体に掛かる電圧が該第１の電圧レベル
    より小さい第２の電圧レベル以下に減少される場合、導
    通しないことを特徴とする集積回路。
  8. 【請求項８】 請求項７の集積回路において、ＥＳＤ電
    圧が１つの該パワー供給導体（例えば、２０２）に現れ
    る場合、該保護トランジスタ（例えば、２０５）の導通
    の開始をスピードアップするために該１つの該パワー供
    給導体と該制御トランジスタ（例えば、２０８）の制御
    電極との間にて結合されたキャパシタ（例えば、２２
    １）をさらに備えることを特徴とする集積回路。
  9. 【請求項９】 請求項７の集積回路において、該保護ト
    ランジスタはＰＮＰバイポーラトランジスタであること
    をを特徴とする集積回路。
  10. 【請求項１０】 請求項７の集積回路において、該保護
    トランジスタはｐチャネル電界効果トランジスタである
    ことを特徴とする集積回路。
  11. 【請求項１１】 請求項７の集積回路において、該スト
    リングの電圧降下デバイスはｐチャネル電界効果トラン
    ジスタであることを特徴とする集積回路。
  12. 【請求項１２】 請求項７の集積回路において、該短絡
    トランジスタは、接地パワー供給（ＶSS）導体に接続さ
    れたソースを有するｎチャネル電界効果トランジスタで
    あることを特徴とする集積回路。
JP7110555A 1994-05-09 1995-05-09 ヒステリシストリガ回路を用いる静電放電保護 Withdrawn JPH07321628A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US239632 1994-05-09
US08/239,632 US5463520A (en) 1994-05-09 1994-05-09 Electrostatic discharge protection with hysteresis trigger circuit

Publications (1)

Publication Number Publication Date
JPH07321628A true JPH07321628A (ja) 1995-12-08

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