JPS58164322A - 半導体入力回路装置 - Google Patents
半導体入力回路装置Info
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- JPS58164322A JPS58164322A JP57045708A JP4570882A JPS58164322A JP S58164322 A JPS58164322 A JP S58164322A JP 57045708 A JP57045708 A JP 57045708A JP 4570882 A JP4570882 A JP 4570882A JP S58164322 A JPS58164322 A JP S58164322A
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- terminal
- output
- channel
- control signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＣＭＯＳデジタル集積回路を用いた半導体入
力回路装置に関する。 、、９〔発明の技術的
背景〕 従来のＣＭＯ８デジタル集積回路の入力回路を図面を用
いて説明する。この回路はＴ ＝Ｉ’ Ｌ回路などから
与えられる外＆１ｉｒｆｉ号を、’ｃ”ＭＵＳ が動作
する信号レベルの内部信号着こｆ遺する回路である。
力回路装置に関する。 、、９〔発明の技術的
背景〕 従来のＣＭＯ８デジタル集積回路の入力回路を図面を用
いて説明する。この回路はＴ ＝Ｉ’ Ｌ回路などから
与えられる外＆１ｉｒｆｉ号を、’ｃ”ＭＵＳ が動作
する信号レベルの内部信号着こｆ遺する回路である。
第１図に従来の入力回路を）Ｊ＜す。この回路は、外部
信号と回路のコントロール信号のＮＡＮＤ回路とこの出
力を反転するインバータ劇路と、コントロール信号を反
転するインバータ（２）路から構成されている。すなわ
ち、外部信号の入力端千人が、Ｐチャンネルエンハンス
メント形トランジスタＴｌｌとＮチャンネルエンハンス
メント形トランジスタＴ１２のゲートに接続されている
。トランジスタＴｌｌのソースはＶＤＤ電源熾子に接続
されている。
信号と回路のコントロール信号のＮＡＮＤ回路とこの出
力を反転するインバータ劇路と、コントロール信号を反
転するインバータ（２）路から構成されている。すなわ
ち、外部信号の入力端千人が、Ｐチャンネルエンハンス
メント形トランジスタＴｌｌとＮチャンネルエンハンス
メント形トランジスタＴ１２のゲートに接続されている
。トランジスタＴｌｌのソースはＶＤＤ電源熾子に接続
されている。
またトランジスタＴｌｌのドレインはＮチャンネルエン
ハンスメント形トランジスタＴ１３のソースはトランジ
スタＴＩ２のドレインに接続され、トランジスタＴ纏の
ソースは接地されている。また、トランジスタＴ錦のド
レインには、Ｐチャンネルエンノ）ンスーメント彰トラ
ンジスタＴ１４のドレインが接続され、このトランジス
タＴ１４のソースはＶＤＤ□ 電源端子に接続されてい
る。これらのトランジスタＴ錫と？、のゲートは、イン
バータ回路を介して、コントロール信号の入力端子Ｃに
接続されている。以上の回路が外部信号と、コントロー
ル信号ｏ ＮＡＮＤ ｍｌ路である。前記インバータ回
路はＰチャンネルエンハンスメント形トランジスタＴＩ
ＴとＮチャンネルエンハンスメント形トランジスタＴ−
により構成されている。すなわち、トランジスタＴＩＴ
ＯソースがＶＤＤ電源端子に接続されドレインがトラン
ジスタＴ誹のドレインに接続され、トランジスタＴ１ｓ
のソースが接地されている。
ハンスメント形トランジスタＴ１３のソースはトランジ
スタＴＩ２のドレインに接続され、トランジスタＴ纏の
ソースは接地されている。また、トランジスタＴ錦のド
レインには、Ｐチャンネルエンノ）ンスーメント彰トラ
ンジスタＴ１４のドレインが接続され、このトランジス
タＴ１４のソースはＶＤＤ□ 電源端子に接続されてい
る。これらのトランジスタＴ錫と？、のゲートは、イン
バータ回路を介して、コントロール信号の入力端子Ｃに
接続されている。以上の回路が外部信号と、コントロー
ル信号ｏ ＮＡＮＤ ｍｌ路である。前記インバータ回
路はＰチャンネルエンハンスメント形トランジスタＴＩ
ＴとＮチャンネルエンハンスメント形トランジスタＴ−
により構成されている。すなわち、トランジスタＴＩＴ
ＯソースがＶＤＤ電源端子に接続されドレインがトラン
ジスタＴ誹のドレインに接続され、トランジスタＴ１ｓ
のソースが接地されている。
また、これらのトランジスタ” ＩＴ ｏ 丁−のゲー
トはコントロール信号の入力端子Ｃに接続８れている。
トはコントロール信号の入力端子Ｃに接続８れている。
また、インバータ回路の出力としてトランジスタ’ｒｔ
ｙとＴ−のｍｓｉ点が前記ＮＡＮＤ ｍｌ路を構成する
トランジスタＴ鯵とＴ＆４のゲートに接続されている。
ｙとＴ−のｍｓｉ点が前記ＮＡＮＤ ｍｌ路を構成する
トランジスタＴ鯵とＴ＆４のゲートに接続されている。
前記ＮＡＮＤ回路の出力は、トランジスタＴ１３のドレ
インから取り出され、Ｐチャンネルエンハンスメントト
ランジスタＴ１５とＮチャンネルエンハンスメントトラ
ンジスタＴ１６から前述したトランジスタＴ１７とＴ１
８ と同様に構成されるインバータ回路を介して出力
端子Ｂに接続されている。
インから取り出され、Ｐチャンネルエンハンスメントト
ランジスタＴ１５とＮチャンネルエンハンスメントトラ
ンジスタＴ１６から前述したトランジスタＴ１７とＴ１
８ と同様に構成されるインバータ回路を介して出力
端子Ｂに接続されている。
この回路に８いて、外部１１号が入力するトランジスタ
のうち、接地側のトランジスタＴｌ！はチャンネル幅を
極めて広＜ｔ’ｅ成して、コンダクタンスを大きくして
いる。
のうち、接地側のトランジスタＴｌ！はチャンネル幅を
極めて広＜ｔ’ｅ成して、コンダクタンスを大きくして
いる。
次にこの回路の動作をｉｓ！明する。端子Ａから入力さ
れる外部信号は、例えばＴＴＬレベルの信号で、ＯＶ
Ｃ論ＩＭ％０１）カラ２ Ｖ Ｃｌ１１ｍ１ｉ’ｌ＃）
ノ振幅を持っている。コントロール信号が’Ｏ’ｌ？
） ５ンジスタＴＬＳがＯＮでＴ１４かＯＦＦの状態を
仮定すれば、端子人の入力信号が１ＯＮのと会、トラン
ジスタ’Ｉ’ｌｌはＯＮで、Ｔ１２はＯＦＦ である。
れる外部信号は、例えばＴＴＬレベルの信号で、ＯＶ
Ｃ論ＩＭ％０１）カラ２ Ｖ Ｃｌ１１ｍ１ｉ’ｌ＃）
ノ振幅を持っている。コントロール信号が’Ｏ’ｌ？
） ５ンジスタＴＬＳがＯＮでＴ１４かＯＦＦの状態を
仮定すれば、端子人の入力信号が１ＯＮのと会、トラン
ジスタ’Ｉ’ｌｌはＯＮで、Ｔ１２はＯＦＦ である。
従って、次段のインバータを経た端子Ｂの出力１ｔｏｖ
で論理％□ｇになる。一方、端子Ａの入力信号が１１１
のときは、トランジスタＴ’ｕはＯＦＦ でＴ１２はＯ
Ｎとなるべ舎だが、これらの両値が約１ｖであるため、
トランジスタＴｕを完全にＯＦＦ ｊζすることはでき
ない。従つてｓ”ＤＤ電源から接地端子に内力１って貫
通電ｆＩｌが流れる。しかし、トランジスタＴ１のチャ
ンネル幅はＷ＝４００ｓであり、’Ｉ’ｌｌや°Ｔ１１
ｍ ” １４が２０ｓから４０ ｆｉ ノ＋ ヤ７
ネル幅テあるのに比べてはるかに大キくシであるため、
このトランジスタのコンダクタンスは他のトランジスタ
より極めて大きいので出方を接地レベル近くまで引き上
げるととがで舎る。このため、インバータを経た端子Ｂ
の出方は、はぼｖｍ電源の５ｖで論理１１１となる。
で論理％□ｇになる。一方、端子Ａの入力信号が１１１
のときは、トランジスタＴ’ｕはＯＦＦ でＴ１２はＯ
Ｎとなるべ舎だが、これらの両値が約１ｖであるため、
トランジスタＴｕを完全にＯＦＦ ｊζすることはでき
ない。従つてｓ”ＤＤ電源から接地端子に内力１って貫
通電ｆＩｌが流れる。しかし、トランジスタＴ１のチャ
ンネル幅はＷ＝４００ｓであり、’Ｉ’ｌｌや°Ｔ１１
ｍ ” １４が２０ｓから４０ ｆｉ ノ＋ ヤ７
ネル幅テあるのに比べてはるかに大キくシであるため、
このトランジスタのコンダクタンスは他のトランジスタ
より極めて大きいので出方を接地レベル近くまで引き上
げるととがで舎る。このため、インバータを経た端子Ｂ
の出方は、はぼｖｍ電源の５ｖで論理１１１となる。
次にコントロール信号が１１１で、トランジスタＴ謁が
ＯＦＦ 、テ鋪がＯＮの状態を仮定すれば、端子Ｂの出
力は端子ムから′入力する外部信号に無関係ｔ（’０＃
にすることができる。
ＯＦＦ 、テ鋪がＯＮの状態を仮定すれば、端子Ｂの出
力は端子ムから′入力する外部信号に無関係ｔ（’０＃
にすることができる。
以上のように゛入力回路を動作させる際はコントロール
信号を１ｏｚとし、外部信号を０Ｍ０８レベルの内部信
号に変換し、入力回路を動作させない場合はコントロー
ル信号を％ｘｚ６して出方を％６１に固定し、無駄な電
力消費を防ぐ。
信号を１ｏｚとし、外部信号を０Ｍ０８レベルの内部信
号に変換し、入力回路を動作させない場合はコントロー
ル信号を％ｘｚ６して出方を％６１に固定し、無駄な電
力消費を防ぐ。
回路の出力点と接地点との間にＴ１２及びＴ１３という
２つのＮチャンネルトランジスタか直列に懐絖されてい
る。これに対し、出力点からＶＤＤ電源−には、１つの
Ｐチャンネルトランジスタ’Ｉ’ｌｌがあるのσ声であ
る。入力端子Ａ ４（ＣＭＯ８の閾値に達しない中間値
レベルの１号か入力された場合、本来ＯＦＦされるべき
トランジスタＴｌｌが十分にＯＦＦしないＣでｓ■ＤＤ
電源から接地点に向かって貫通電流か流れる。この時、
インバータへの出力電圧をＯｖに近くするためには、出
力点から接地側のコンダクタンスを電源側に比べてはる
かに大きく例えばｌＯ倍程度にしなｄればならない。ト
ランジスタＴ五３はそのゲートにＣＭ０８レベルの電圧
が印加されるので、そのチャンネル幅Ｗ＝４０μ と適
しない外部信号が入力するトランジスタＴ１２はそのチ
ャンネル幅をＷ＝４００μと極めて大きくしなければな
らない。この時、電源側のトランジスタＴｕのチャンネ
ル幅をＷ＝２０−とすることによりコンダクタンスの比
を十分なものにすることかで会る。しかし、チャンネル
幅Ｗ＝４００μのトランジスタＴ１ｓは他のトランジス
タに比べて２０倍もの大＊ｇ’ｔ”あり、入力回路を大
キくシてしまう原因となりている。とくに最近の０ＭＯ
８ＩＣはＴＴＬ ＩＣと拠金して使用されることが多く
なりＣＭＯ８ＩＣでも入力端子はＴＴＬ入カ入路回路要
とするようになりで會でおり、一路の高集積化を妨げる
畳■として問題となって会でいる。
２つのＮチャンネルトランジスタか直列に懐絖されてい
る。これに対し、出力点からＶＤＤ電源−には、１つの
Ｐチャンネルトランジスタ’Ｉ’ｌｌがあるのσ声であ
る。入力端子Ａ ４（ＣＭＯ８の閾値に達しない中間値
レベルの１号か入力された場合、本来ＯＦＦされるべき
トランジスタＴｌｌが十分にＯＦＦしないＣでｓ■ＤＤ
電源から接地点に向かって貫通電流か流れる。この時、
インバータへの出力電圧をＯｖに近くするためには、出
力点から接地側のコンダクタンスを電源側に比べてはる
かに大きく例えばｌＯ倍程度にしなｄればならない。ト
ランジスタＴ五３はそのゲートにＣＭ０８レベルの電圧
が印加されるので、そのチャンネル幅Ｗ＝４０μ と適
しない外部信号が入力するトランジスタＴ１２はそのチ
ャンネル幅をＷ＝４００μと極めて大きくしなければな
らない。この時、電源側のトランジスタＴｕのチャンネ
ル幅をＷ＝２０−とすることによりコンダクタンスの比
を十分なものにすることかで会る。しかし、チャンネル
幅Ｗ＝４００μのトランジスタＴ１ｓは他のトランジス
タに比べて２０倍もの大＊ｇ’ｔ”あり、入力回路を大
キくシてしまう原因となりている。とくに最近の０ＭＯ
８ＩＣはＴＴＬ ＩＣと拠金して使用されることが多く
なりＣＭＯ８ＩＣでも入力端子はＴＴＬ入カ入路回路要
とするようになりで會でおり、一路の高集積化を妨げる
畳■として問題となって会でいる。
本発明は、従来の入力−路に比べてより少ない面積で構
成て會る入力−路を提供する仁とを目的とする。
成て會る入力−路を提供する仁とを目的とする。
〔発＠０８！ＩＩ）
本斃＠Ｏ入力■路は、第ｔｏｐチャンネル形トランジス
タのソースを電源端子に接続し、この第１ＯＰチヤンネ
ル書トランジスタのドレインを、嬉２ｔ）Ｐチャンネル
拳トランジスタのソースに接続し、この第２のＰチャン
ネル彫トランジスタのドレインをＮチャンネル形トラン
ジスタのドレインに一統し、このＮチャンネル形トラン
ジスタのソースを接地し、入力信号端子と前記第２のＰ
チャンネル形トランジスタとＮチャンネル形トランジス
タのゲートを接続し、コントロール信号端子と前記ＩＩ
ＩのＰチャネルトランジスタのゲートをＩＩ続し、前記
Ｎチャンネルトランジスタのチャンネル幅を前記第１の
Ｐチャンネルトランジスタのチャンネル幅の所定の倍率
の大きさに形成し、前記Ｎチャンネルトランジスタのド
レインと前記コントロール信号端子をＮ０ＲＱ路の人力
端子に接続し、このＮＯＲ回路の出力端子から内部信号
を出力する入力回路である。
タのソースを電源端子に接続し、この第１ＯＰチヤンネ
ル書トランジスタのドレインを、嬉２ｔ）Ｐチャンネル
拳トランジスタのソースに接続し、この第２のＰチャン
ネル彫トランジスタのドレインをＮチャンネル形トラン
ジスタのドレインに一統し、このＮチャンネル形トラン
ジスタのソースを接地し、入力信号端子と前記第２のＰ
チャンネル形トランジスタとＮチャンネル形トランジス
タのゲートを接続し、コントロール信号端子と前記ＩＩ
ＩのＰチャネルトランジスタのゲートをＩＩ続し、前記
Ｎチャンネルトランジスタのチャンネル幅を前記第１の
Ｐチャンネルトランジスタのチャンネル幅の所定の倍率
の大きさに形成し、前記Ｎチャンネルトランジスタのド
レインと前記コントロール信号端子をＮ０ＲＱ路の人力
端子に接続し、このＮＯＲ回路の出力端子から内部信号
を出力する入力回路である。
〔発＠０実施例〕
本発明の−ａｍ例を１ｍ２図を用いて説明する。
外部信号の入力端子Ａが、Ｐチャンネルエンハンスメン
ト形トランジスタＴ！１及びＮチャンネルエンハンスメ
ント形トランジスタＴｎのゲートに接続されている。ト
ランジスタ’Ｉ’ｌｌのソースは、トランジスタＴｎの
ドレインに接続されている。トランジスタ’Ｔｏのソー
スは、接地されている。トランジスタＴ！１のドレイン
は、Ｐチャンネルエンハンスメント廖トランジスタＴ２
３のソースに接続されている。トランジスタＴ１３のド
レインは、ＶＫ［ｌ電源端子に１１！統ξれている。こ
のトランジスタＴ！８のゲートは、コントロール信号端
子に１１４１されている。このコントロール信号端子と
、前述した一路の出力であるトランジスタＴ’ｕのドレ
イン端子りが次段ｏ ＮＯ凰關踏の入力となっている。
ト形トランジスタＴ！１及びＮチャンネルエンハンスメ
ント形トランジスタＴｎのゲートに接続されている。ト
ランジスタ’Ｉ’ｌｌのソースは、トランジスタＴｎの
ドレインに接続されている。トランジスタ’Ｔｏのソー
スは、接地されている。トランジスタＴ！１のドレイン
は、Ｐチャンネルエンハンスメント廖トランジスタＴ２
３のソースに接続されている。トランジスタＴ１３のド
レインは、ＶＫ［ｌ電源端子に１１！統ξれている。こ
のトランジスタＴ！８のゲートは、コントロール信号端
子に１１４１されている。このコントロール信号端子と
、前述した一路の出力であるトランジスタＴ’ｕのドレ
イン端子りが次段ｏ ＮＯ凰關踏の入力となっている。
すなわちトランジスタＴｎのドレインがＰチャンネルエ
ンハンスメント層トランジスタＴｓｍトＮチャンネルエ
ンハンスメント形トランジスタＴ！４のゲートとＷａＳ
れている。このトランジスタテ２４０ソースは秦地専れ
ている。また、トランジスタＴ！４０ドレインは、前記
トランジスタ〒！６のドレインに接続されている。また
、このトランジスタＴ１４と並列に、Ｎチャンネルエン
ハンスメント形トランジスタＴｓｍｔｌｌ＊続８れてい
る。ｔた、前記トランジスタＴ１１のソースはＰチャン
ネルエンハンスメント形トランジス！Ｔ！７のドレイン
に接続されている。このトランジスタＴＩ７のソースは
、ＶＤＤ電ｍ電子端子続されている。このトランジスタ
Ｔ２７と前記トランジスタ’ｌ’ ２．５ 、ｔｎゲー
トは、前記コントロール信号−子とａｄされている。以
上のトランジスタによってＮＯＥ＆回路が構成されてい
る。この回路の出力端子Ｂは、トランジスタＴ２６のソ
ースに接続されている。
ンハンスメント層トランジスタＴｓｍトＮチャンネルエ
ンハンスメント形トランジスタＴ！４のゲートとＷａＳ
れている。このトランジスタテ２４０ソースは秦地専れ
ている。また、トランジスタＴ！４０ドレインは、前記
トランジスタ〒！６のドレインに接続されている。また
、このトランジスタＴ１４と並列に、Ｎチャンネルエン
ハンスメント形トランジスタＴｓｍｔｌｌ＊続８れてい
る。ｔた、前記トランジスタＴ１１のソースはＰチャン
ネルエンハンスメント形トランジス！Ｔ！７のドレイン
に接続されている。このトランジスタＴＩ７のソースは
、ＶＤＤ電ｍ電子端子続されている。このトランジスタ
Ｔ２７と前記トランジスタ’ｌ’ ２．５ 、ｔｎゲー
トは、前記コントロール信号−子とａｄされている。以
上のトランジスタによってＮＯＥ＆回路が構成されてい
る。この回路の出力端子Ｂは、トランジスタＴ２６のソ
ースに接続されている。
この回路を構成するトランジスタのうち、入力信号端子
に接続された接地側のトラ、ンジスタＴ２２は、そのチ
ャンネル幅がＷ＝２００Ｊに形成されている。これに対
し、このトランジスタに直列に接続されている他の、ト
ランジスタ゛’ｈｌｅＴ２Ｎは、チャネル幅がＷ＝４０
μに形成されている。
に接続された接地側のトラ、ンジスタＴ２２は、そのチ
ャンネル幅がＷ＝２００Ｊに形成されている。これに対
し、このトランジスタに直列に接続されている他の、ト
ランジスタ゛’ｈｌｅＴ２Ｎは、チャネル幅がＷ＝４０
μに形成されている。
次にこの回路の動作を説明する。端子人から入力される
外部信号はＴＴＬ レベルの信号で０■（論Ｍｉ’ＯＩ
）から２．Ｖ（論理１１１）の振幅を持つ。
外部信号はＴＴＬ レベルの信号で０■（論Ｍｉ’ＯＩ
）から２．Ｖ（論理１１１）の振幅を持つ。
一方、端子Ｂから出力するＣ ＭＯ８レベルの信号はｏ
ＶＣ論１１’ｏｒ）から５Ｖ、（論１［’１ｚ）ｏ論１
１ｆｉ幅を持つ。また、端子Ｃから入力するコントロー
ル信号もＣＭＯ８レベル０４１号である。まず、コント
ロール信号が％□ｌでトランジスタＴ’！ｓ ｆｆ１Ｏ
Ｎの場合を考える。この時、端子人から入力される外部
信号が％ＱＪであれば、トランジスタＴれはＯＮとなり
、トランジスタＴ’ｔｚはＯＦＦとなる。この結果、Ｄ
点はＶ卯電源レベルの５ｖになり、次段のトランジスタ
Ｔ’ｓ４はＯＮ％’Ｉ’ｚｓはＯＦＦとなる。
ＶＣ論１１’ｏｒ）から５Ｖ、（論１［’１ｚ）ｏ論１
１ｆｉ幅を持つ。また、端子Ｃから入力するコントロー
ル信号もＣＭＯ８レベル０４１号である。まず、コント
ロール信号が％□ｌでトランジスタＴ’！ｓ ｆｆ１Ｏ
Ｎの場合を考える。この時、端子人から入力される外部
信号が％ＱＪであれば、トランジスタＴれはＯＮとなり
、トランジスタＴ’ｔｚはＯＦＦとなる。この結果、Ｄ
点はＶ卯電源レベルの５ｖになり、次段のトランジスタ
Ｔ’ｓ４はＯＮ％’Ｉ’ｚｓはＯＦＦとなる。
従って、端子Ｂは接地レベルとなり論理％□ｌを出力す
る。コントロール信号が１０１で外部信号が１１１の場
合は、トランジスタＴｊｌのゲートに閾値に適した信号
が入力されるため、このトランジスタＴ！１は完全には
ＯＦＦ Ｌ、ない。一方、トランジスタＴ！２もＯＮし
ており、このｌ’ｔｔは、チャンネル幅がム＜、コンダ
クタンスが大きいため、Ｄ点は接地レベルとなり、次段
のトランジスタＴ、・はＯＮｌ トランジスタＴｓ４は
ＯＦＦとなる。また、コントロール信号によって制御さ
れているトランジスタ’ｒｘｉはＯＦＦ、 ）ランジ
スタＴＮＴはＯＮとなりている。ｃＯＩＩＩＪ＆、端子
Ｂは７回電源レベルとなり論環％”１ｇを出力する。次
にコントロール信号が″ＩＩの場合は、トランジスタＴ
１３とＴ１７はＯＦＦ ｌ、、 トランジスタＴ２Ｉｌ
ｌはＯＮする。このため、Ｄ点は不確定なレベルとなる
が、端子Ｂの出力は、端子Ａから入力する外部信号にか
かわらず％ ０１となる。
る。コントロール信号が１０１で外部信号が１１１の場
合は、トランジスタＴｊｌのゲートに閾値に適した信号
が入力されるため、このトランジスタＴ！１は完全には
ＯＦＦ Ｌ、ない。一方、トランジスタＴ！２もＯＮし
ており、このｌ’ｔｔは、チャンネル幅がム＜、コンダ
クタンスが大きいため、Ｄ点は接地レベルとなり、次段
のトランジスタＴ、・はＯＮｌ トランジスタＴｓ４は
ＯＦＦとなる。また、コントロール信号によって制御さ
れているトランジスタ’ｒｘｉはＯＦＦ、 ）ランジ
スタＴＮＴはＯＮとなりている。ｃＯＩＩＩＪ＆、端子
Ｂは７回電源レベルとなり論環％”１ｇを出力する。次
にコントロール信号が″ＩＩの場合は、トランジスタＴ
１３とＴ１７はＯＦＦ ｌ、、 トランジスタＴ２Ｉｌ
ｌはＯＮする。このため、Ｄ点は不確定なレベルとなる
が、端子Ｂの出力は、端子Ａから入力する外部信号にか
かわらず％ ０１となる。
以上のようｌこ本実施例の回路は、コントロール信号を
１１１とすれば、無条件に出力を’Ｕｌｌこ固定するこ
とができ、回路を使用しない際に無駄な直方を消費する
ことがない。またコントロール信号を１０１とすること
によって、ＴＴＬレベルの信号を０ＭＯ８レベルに質換
することかできる。
１１１とすれば、無条件に出力を’Ｕｌｌこ固定するこ
とができ、回路を使用しない際に無駄な直方を消費する
ことがない。またコントロール信号を１０１とすること
によって、ＴＴＬレベルの信号を０ＭＯ８レベルに質換
することかできる。
ｔた従来の回路では外部信号がゲートに入力するトラン
ジスタのうち接地側のものは、極めてチャンネル幅を大
きくする必要があっ°た。とくに、出力点と接地点との
間に前記トランジスタ以外にコントロール信号で制御さ
れるもう一つのトランジスタが存在することか、電源側
に比べて接地側のコンダクタンスを必要なだけ大きくす
“るのに不利になっている。
ジスタのうち接地側のものは、極めてチャンネル幅を大
きくする必要があっ°た。とくに、出力点と接地点との
間に前記トランジスタ以外にコントロール信号で制御さ
れるもう一つのトランジスタが存在することか、電源側
に比べて接地側のコンダクタンスを必要なだけ大きくす
“るのに不利になっている。
これに対し、本実施例では、外部信号がゲートに入力す
る接地側のトランジスタは、出力点と接地点との間に単
独で存在ｒるため、従来よりもチャンネル幅を狭くする
ことができ、この場合、従来の４００，１ｍが２００１
１１と半分になっているら他０トランジスタが２０ｓ〜
４０μのチャンネル長で形成されていることを考えれば
、面積的にＣれらのトランジスタ５〜１０１１分の節約
となり、極めて効果的である。
る接地側のトランジスタは、出力点と接地点との間に単
独で存在ｒるため、従来よりもチャンネル幅を狭くする
ことができ、この場合、従来の４００，１ｍが２００１
１１と半分になっているら他０トランジスタが２０ｓ〜
４０μのチャンネル長で形成されていることを考えれば
、面積的にＣれらのトランジスタ５〜１０１１分の節約
となり、極めて効果的である。
尚、本実施例のチャンネル幅は一例であり、これに罷“
るものでないことはもちろんである。
るものでないことはもちろんである。
また本実施例ではＤ点の出力とコントロール信号をＮＯ
＆■路を通して出力しているが、このＮＯＲＭ路のかわ
りに、コントロール信号によって制御されるトランス電
、シ１ンゲートを用いて出力制御してもよい。これは出
力がパスライン等に接続されている際に゛特に有効゛で
ある。ｔたトランスミ、シ■ンゲートのかわりにクロ、
クドインパータを用いてもよい。このようにコントロー
ル信号か％□ｌのと会にゲートを開会、１１１のときに
はゲートを閉じて出力を％６ｇに固定するというもので
あればよい。
＆■路を通して出力しているが、このＮＯＲＭ路のかわ
りに、コントロール信号によって制御されるトランス電
、シ１ンゲートを用いて出力制御してもよい。これは出
力がパスライン等に接続されている際に゛特に有効゛で
ある。ｔたトランスミ、シ■ンゲートのかわりにクロ、
クドインパータを用いてもよい。このようにコントロー
ル信号か％□ｌのと会にゲートを開会、１１１のときに
はゲートを閉じて出力を％６ｇに固定するというもので
あればよい。
本発明によれば、従来に比べてはるかに少ない面積で同
尋の愼能を舊する回路を実現゛ｒることができる。この
ため、素子の果槓度をより同上させることができる。ま
た、チップのサイズを従来、ｌ）ものよりも小さくする
ことができる。
尋の愼能を舊する回路を実現゛ｒることができる。この
ため、素子の果槓度をより同上させることができる。ま
た、チップのサイズを従来、ｌ）ものよりも小さくする
ことができる。
第１図は従来の入力回路を示す回路図である。
１８２図は本発明の一実施例の入力回路を示す回路図で
ある。 Ｔ’ｚｔ・・・第２のＰチャンネ２し形トランジスタ１
２・・・Ｎチャンネル形トランジスタＴ２３・・・Ｍｌ
のＰチャンネル形トランジスタＡ・・・・・・入力信号
端子 Ｂ・・・・・・出力端子 Ｃ・曲・コントロールｍｅｎ子 代理人 弁理士 則 近 憲 佑 （ほか１名） 輩１図
ある。 Ｔ’ｚｔ・・・第２のＰチャンネ２し形トランジスタ１
２・・・Ｎチャンネル形トランジスタＴ２３・・・Ｍｌ
のＰチャンネル形トランジスタＡ・・・・・・入力信号
端子 Ｂ・・・・・・出力端子 Ｃ・曲・コントロールｍｅｎ子 代理人 弁理士 則 近 憲 佑 （ほか１名） 輩１図
Claims (1)
- 【特許請求の範囲】 ＋１）ｓｌのＰ（又はＮ）チャンネル形トランジスタの
ドレイン（又はソース）を第一の電源端子に［ＩＬ、、
この第１のＰ（又はＮ）チャンネル形トランジスタのソ
ース（又はドレイン）を［２のＰ（又はＮ）チャンネル
形トランジスタのドレイン（又はソース）に接続し、こ
の第２０Ｐ（又はＮ）チャンネル形トランジスタのソー
ス（又はドレイン）をＮ（又はＰ）チャンネル形トラン
ジスタのドレイン（又はソース）にＩＩｌ続し、このＮ
（又はＰ）チャンネル形トランジスタのソース（又はド
レイン）を第２の電源端子にＩｌ！絖し、入力信号端子
と前記第２のＰ（又はＮ）チャンネル形トランジスタと
前記Ｎ（又はＰ）チャンネル形トランジスタのゲートを
’ａｍ、ｔ、、コントロール信号端子と前記ｌｌｌ１の
Ｐ（又はＮ）チャンネル形トラン、ジスタのゲートを接
続し、前記Ｎ（又はＰ）チャンネル拳トランジスタＯチ
ャンネル幅を前記第１０Ｐ（又はＮ）チャンネル形トラ
ンジスタのチャンネル幅の所定の倍率の大きさに形成し
、前記Ｎ（又はＰ）チャンネル形トランジスタのドレイ
ン（又はソース）から取り出される出力信号を前記コン
トロール信号により前記第１のＰ（又はＮ）チャンネル
形トランジスタが導通状態になったときだけ内部信号出
力端子に出力ｒるような前記コントロール信号で制御専
れる手段を設けたことを特徴とする半導体入力回路装置
。 （２出力口号とコントロール信号を入力とするＮｏＲＩ
Ｉ回路を款け、この出力を内部信号出力端子に接続した
ことを特徴とする特許請求の範囲第１項記−の半導体入
力回路装置。 （４出力信号をコントロール信号により制御されるトラ
ンスミ、シｌンゲートの入力とし、この出力を内部信号
出力端子にｍａｔ、、たことを特徴とする特許請求の範
囲第１項記載の半導体入力（ロ）路装置・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045708A JPS58164322A (ja) | 1982-03-24 | 1982-03-24 | 半導体入力回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045708A JPS58164322A (ja) | 1982-03-24 | 1982-03-24 | 半導体入力回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164322A true JPS58164322A (ja) | 1983-09-29 |
Family
ID=12726852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045708A Pending JPS58164322A (ja) | 1982-03-24 | 1982-03-24 | 半導体入力回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164322A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957525A (ja) * | 1982-09-28 | 1984-04-03 | Fujitsu Ltd | Ｃｍｉｓ回路装置 |
| JPS6052745U (ja) * | 1983-09-20 | 1985-04-13 | パイオニア株式会社 | 音響機器 |
| EP0292099A2 (en) * | 1987-05-20 | 1988-11-23 | Advanced Micro Devices, Inc. | Clock scheme for VLSI Systems |
| JPH0482318A (ja) * | 1990-07-25 | 1992-03-16 | Nec Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112123A (en) * | 1980-02-12 | 1981-09-04 | Nec Corp | Input circuit |
| JPS5725724A (en) * | 1980-07-22 | 1982-02-10 | Seiko Epson Corp | Interface circuit |
-
1982
- 1982-03-24 JP JP57045708A patent/JPS58164322A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112123A (en) * | 1980-02-12 | 1981-09-04 | Nec Corp | Input circuit |
| JPS5725724A (en) * | 1980-07-22 | 1982-02-10 | Seiko Epson Corp | Interface circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957525A (ja) * | 1982-09-28 | 1984-04-03 | Fujitsu Ltd | Ｃｍｉｓ回路装置 |
| JPS6052745U (ja) * | 1983-09-20 | 1985-04-13 | パイオニア株式会社 | 音響機器 |
| EP0292099A2 (en) * | 1987-05-20 | 1988-11-23 | Advanced Micro Devices, Inc. | Clock scheme for VLSI Systems |
| JPH0482318A (ja) * | 1990-07-25 | 1992-03-16 | Nec Corp | 半導体集積回路 |
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