JPS58205381A - Switcher controlling circuit - Google Patents

Abstract

PURPOSE:To eliminate the in a parallel data of an encoder output generated in depressing a push button, by providing a phase difference to write clocks at a control side and a controlled side so as to attain the synchronous coupling. CONSTITUTION:The information obtained in depressing a push button switch 1, is latched 2 tentatively, converted into a parallel data at an encoder 3 of the next stage and applied to a switch circuit 6 to be controlled, via an output circuit 4 and a data latch circuit 5 at the side to be controlled. An output of a write clock generating circuit 11 provided at the side to be controlled is used as a data latch clock of the side to be controlled and applied to a synchronous coupling circuit 9 at the control side, so as to attain the synchronous coupling between the write clocks of the control side and the side to be controlled. After a delay of a half period of the clock signal is given to the write clock coupled synchronizingly at a delay circuit 8, the clock is applied to the latch circuit 2 as a latch signal.

Description

【発明の詳細な説明】 本発明はスイッチャ−制御回路に関し、特に映像信号や
音声信号のスイッチャ−を、押釦スイッチから得られる
パラレルデータで制御するスイ。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a switcher control circuit, and more particularly to a switcher for controlling a video signal or audio signal switcher using parallel data obtained from a pushbutton switch.

チャー制御回路に関する。char control circuit.

従来この種の制御回路は、押釦スイッチから直接信号を
取り出し―これを集ＩＲ回路で構成されたエンコーダー
回路に入れ、その出力を制御データーとして使用して来
た。しかし回路構成上データー変換時にパラレルデータ
ー間に微小ではあるが遅延差が出来る喪め、制御データ
ーの変換時に被制御側のデーター読み込が同時に行なわ
れる場合には制御と関係のないデーターが被制御側に読
み込まれ制御ミスとなることがあった。また以上の様な
制御ミスを防止する案としてパラレルデーターの中に、
ストローブパルスを入れデーターが安置してから受は側
のＷｅｃｌｏｃｋのゲートを開く様考慮した制御回路も
あるがこの方式では制御時間が遅れると云う欠点がある
。Conventionally, this type of control circuit has taken a signal directly from a pushbutton switch, inputted it into an encoder circuit composed of an integrated IR circuit, and used the output as control data. However, due to the circuit configuration, there may be a slight delay difference between parallel data during data conversion, and if data on the controlled side is read at the same time when converting control data, data unrelated to control may be controlled. This could cause a control error to occur. In addition, as a plan to prevent the above-mentioned control errors, in the parallel data,
There is also a control circuit designed to open the Weclock gate on the receiving side after a strobe pulse is input and the data has settled, but this method has the drawback of delaying the control time.

本発明は従来の欠点を解決し安定にパラレルデーター制
御の出来るスイッチャ−制御回路を提供することである
。SUMMARY OF THE INVENTION An object of the present invention is to provide a switcher control circuit capable of stably controlling parallel data by solving the conventional drawbacks.

本発明によれば押釦制御回路でパラレルデーター制御す
る際制御側に被制御側のライトクロックに同期し、且つ
一定の位相差を持たせた遅延クロックを作り、とのクロ
ックにより、制御側の押釦スイッチの情報をラッチし、
その出力をエンコーダーに入れ、パラレルデーター化す
ることによりデーター変換時と被制御側のデーター読み
適時間に差をつけ、制御ミスを防止するスイッチャ−制
御回路が得られる。According to the present invention, when a push button control circuit performs parallel data control, a delay clock is created on the control side that is synchronized with the write clock of the controlled side and has a certain phase difference, and this clock is used to control the push button on the control side. Latch the switch information,
By inputting the output into an encoder and converting it into parallel data, a switcher control circuit can be obtained that makes a difference between the appropriate time for data conversion and the appropriate time for reading data on the controlled side, and prevents control errors.

次に本発明の一実施例を示した図面を参照して、本発明
の詳細な説明する。図面で１は押釦スイ。Next, the present invention will be described in detail with reference to the drawings showing one embodiment of the present invention. In the drawing, 1 is a push button switch.

子回路、２はラッチ回路、３はプラオリティーエンコー
ダー、４は出力回路、５は被制御側データーラッチ回路
、６は被制御スイッチ回路、７はラッチ回路２のライト
クロック、８はライトクロック遅延回路、９はライトク
ロ、りの同期結合回路、１０は被制御側のライトクロッ
ク信号、１１は被制御側のライトクロック発生回路であ
る。ラッチ回路２は押釦スイッチ１で押した情報を一時
的にラッチし、ラッチはクロック７のタイミングで行わ
れる。次段のエンコーダー回路３に送りここでパラレル
データーに変換され、出力回路４に送られ電流増幅され
、被制御側のデーターラッチ回路５に送られ、ライトク
ロック信号１０によりデーターをラッチされ、そのラッ
テデーターにより被制御スイッチ回路６を制御する。Child circuits, 2 is a latch circuit, 3 is a priority encoder, 4 is an output circuit, 5 is a controlled side data latch circuit, 6 is a controlled switch circuit, 7 is a write clock of latch circuit 2, 8 is a write clock delay circuit , 9 is a synchronous coupling circuit for the write clock, 10 is a write clock signal on the controlled side, and 11 is a write clock generation circuit on the controlled side. The latch circuit 2 temporarily latches the information pressed by the push button switch 1, and the latching is performed at the timing of the clock 7. The data is sent to the next stage encoder circuit 3, where it is converted into parallel data, sent to the output circuit 4, where it is amplified by current, and sent to the data latch circuit 5 on the controlled side, where the data is latched by the write clock signal 10, and the data is latched by the write clock signal 10. The controlled switch circuit 6 is controlled by the data.

被制御側に設けたライトクロック発生回路１１の出力１
０は被制御側のデーターラッチクロックとして使用され
る一方、制御側の同期結合回路９に送られ制御側のライ
トクロックの位相制御信号として使用するためにここで
被制御側と制御側のライトクロックを同期結合させる。Output 1 of the write clock generation circuit 11 provided on the controlled side
0 is used as a data latch clock on the controlled side, and is sent to the synchronous coupling circuit 9 on the control side to be used as a phase control signal for the write clock on the control side. are combined synchronously.

同期結合されたライトクロックは遅延回路８に入れられ
る。遅延回路８においては、押釦スイッチ１を押し換え
た時エンコーダー３の出力のパラレルデーター間のチー
ター変換時間差及び出力回路に接続した外部負荷容量等
の影響によるパラレルデーター間の立上がり、立下がり
時間差を考慮し、クロック信号１０周期の１／２の遅延
時間を持たせ遅延ライトクロック７を作り、これをラッ
チ回路２のラッチタイミングとする。The synchronously combined write clock is input to the delay circuit 8. In the delay circuit 8, consideration is given to the cheater conversion time difference between the parallel data output from the encoder 3 when the push button switch 1 is pressed, and the rise and fall time difference between the parallel data due to the influence of external load capacitance connected to the output circuit, etc. Then, a delayed write clock 7 is created with a delay time of 1/2 of the 10 cycles of the clock signal, and this is used as the latch timing of the latch circuit 2.

以上記述した様に制御側と被制御側とのライトクロック
を同期させ、さらに位相的に１／２周期の差をつける事
によりエンコーダー回路及び出力回路に接続する負荷容
量勢によるデーター変換時のパラレルデーター間のバラ
ツキを除去し、常に正確なパラレルデーターを被制御側
に読ませることが出来る。As described above, by synchronizing the write clocks on the control side and the controlled side and adding a 1/2 period difference in phase, parallel data conversion can be achieved using the load capacitance connected to the encoder circuit and output circuit. Variations between data can be removed and accurate parallel data can always be read by the controlled side.

本発明は以上説明した様に押釦制御回路でパラレルデー
ター制御する場合、制御側と被制御側とのライトクロッ
クに位相差を持たせて同期結合することにより押釦を押
した時に発生する工／コーダー出力のパラレルデーター
のバラツキを除去する事を製動とする。As explained above, when performing parallel data control with a push button control circuit, the present invention provides a phase difference between the write clocks of the control side and the controlled side and synchronously connects them to reduce the amount of code generated when a push button is pressed. Its purpose is to eliminate variations in output parallel data.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は本発明の一実施例を示す系統図である。 図において、１・・・・・・押釦スイッチ、２・・・・
・・う。 子回路、３・・・・・・プラオリティーエンコーダー、
４・・・・・・出力回路、５・・・・・・被制御側う、
子回路、６・・・・・・被制御スイッチ回路、７・・・
・・・遅延ライトクロック信号、８・・・・・・遅延回
路、９・・・・・・同期結合回路、１ｏ・・・・・・ラ
イトクロック信号、１１°°°°゛ライトクロック発生
回路。The drawing is a system diagram showing one embodiment of the present invention. In the figure, 1...Push button switch, 2...
··cormorant. Child circuit, 3...Priority encoder,
4...Output circuit, 5...Controlled side,
Child circuit, 6... Controlled switch circuit, 7...
...Delayed write clock signal, 8...Delay circuit, 9...Synchronous coupling circuit, 1o...Write clock signal, 11°°°°゛Write clock generation circuit .

Claims (1)

【特許請求の範囲】[Claims] 押釦スイッチ群と、前記スイッチ群の出力をラッチする
第一のラッチ回路と、前記第一のラッチ回路の出力を受
はバイナリコードに変換するエンコーダーと、前記エン
コーダーの出力を受けるスイッチャ−側の第二のラッチ
回路と、前記第二のラッチ回路の出力を受けるスイッチ
ャ−とを具備し、前記第−及び第二のラッチ回路を遅延
差をもたせた互いに同期したクロックにより動作させる
ことを特徴とするスイッチャ−制御回路。a pushbutton switch group, a first latch circuit that latches the output of the switch group, an encoder that receives the output of the first latch circuit and converts it into a binary code, and a second latch circuit on the switcher side that receives the output of the encoder. It is characterized by comprising a second latch circuit and a switcher receiving the output of the second latch circuit, and the second and second latch circuits are operated by mutually synchronized clocks having a delay difference. Switcher control circuit.