JPH0210913A - Semiconductor integrated circuit logic circuit - Google Patents
Semiconductor integrated circuit logic circuitInfo
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- JPH0210913A JPH0210913A JP63161472A JP16147288A JPH0210913A JP H0210913 A JPH0210913 A JP H0210913A JP 63161472 A JP63161472 A JP 63161472A JP 16147288 A JP16147288 A JP 16147288A JP H0210913 A JPH0210913 A JP H0210913A
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- 230000007257 malfunction Effects 0.000 abstract description 4
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- 230000003111 delayed effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積論理回路に関し、特にフリップフ
ロップのデータ信号とタロツク信号が共通な外部端子に
よってコントロールされる構成を持つフリップフロップ
を含む半導体集積論理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated logic circuit, and particularly to a semiconductor including a flip-flop having a configuration in which a data signal and a tally signal of the flip-flop are controlled by a common external terminal. Relating to integrated logic circuits.
従来、この種の半導体集積回路は、第７図のような構成
を持つ。第８図に示すタイムチャートにおいて例えば、
フリップフロップ６１のデータ信号がフリップフロップ
６１のデータ線につながるブロックのファンアウトの増
加や、クロック線につながるブロックのバラツキのため
Δｔだけ遅れたときデータ信号とタロツク信号の間のタ
イミングの関係が変化しフリップフロップ６１のセット
アツプタイムを満足しなくなり、回路が誤動作を起こす
可能性があった。Conventionally, this type of semiconductor integrated circuit has a configuration as shown in FIG. For example, in the time chart shown in FIG.
When the data signal of the flip-flop 61 is delayed by Δt due to an increase in the fan-out of the blocks connected to the data line of the flip-flop 61 or variations in the blocks connected to the clock line, the timing relationship between the data signal and the tarok signal changes. However, the setup time of the flip-flop 61 may not be satisfied, and the circuit may malfunction.
上述した従来の半導体集積回路では、当該フリップフロ
ップのデータ信号とクロック信号のタイミングは、共通
の外部端子によってコントロールされる構成とのってい
る。このため、当該フリップフロップのデータ信号とク
ロック信号との間に上述したタイミングの変化が生じた
としても、外部端子から当該フリップフロップのデータ
信号とクロック信号の間のタイミングは変更できず回路
そのものを設計し直す必要があるという欠点があった。In the conventional semiconductor integrated circuit described above, the timing of the data signal and clock signal of the flip-flop is controlled by a common external terminal. Therefore, even if the above-mentioned timing change occurs between the data signal and clock signal of the flip-flop, the timing between the data signal and clock signal of the flip-flop cannot be changed from the external terminal, and the circuit itself cannot be changed. The drawback was that it required redesign.
本発明の半導体集積論理回路は、データ信号とクロック
信号を共通の外部端子でコントロールする構成をとるフ
リップフロップのデータ線またはクロック線と並列に接
続されるディレィ素子、前記フリップフロップのデータ
線またはクロック線と前記ディレィ素子を前記フリップ
フロップのクロック端子またはデータ端子に選択して接
続させるセレクタ、前記セレクタのセレクト信号を発生
させるＡ／Ｄコンバータとを含んで構成される。The semiconductor integrated logic circuit of the present invention includes a delay element connected in parallel with a data line or clock line of a flip-flop configured to control a data signal and a clock signal by a common external terminal, and a delay element connected in parallel with the data line or clock line of the flip-flop. The device includes a selector that selectively connects a line and the delay element to a clock terminal or a data terminal of the flip-flop, and an A/D converter that generates a select signal for the selector.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
ディレィ素子１１はフリップフロップ６１に充分なセッ
トアツプタイムを確保させるディレィ値ｔａを持ち、セ
レクタ２１はセレクト信号を入力端子Ｓに入力すること
により入力端子ＡまたはＢの信号を出力端子Ｙに出力す
るものであり、その真理値表を第２図に示す。３１はセ
レクタ２１のセレクト信号を発生するＡ／Ｄコンバータ
、４１はセレクタ２１のセレクト信号を入力する外部端
子である。Ａ／Ｄコンバータ３１の真理値表を第３図に
示す。The delay element 11 has a delay value ta that ensures sufficient setup time for the flip-flop 61, and the selector 21 outputs the signal at the input terminal A or B to the output terminal Y by inputting a select signal to the input terminal S. The truth table is shown in Figure 2. 31 is an A/D converter that generates a select signal for the selector 21, and 41 is an external terminal that inputs the select signal for the selector 21. A truth table of the A/D converter 31 is shown in FIG.
次に動作を第４図のタイムチャートを用いて説明する。Next, the operation will be explained using the time chart shown in FIG.
ａ〜Ｃは第１図中の記号の点で観測される観測波形であ
る。最初にセレクト端子４１にある電圧を与える。セレ
クト端子４１に与えられた電圧Ｖ４１はＡ／Ｄコンバー
タ３１によって符号化されＡ／Ｄコンバータ３１の出力
のＤＢＯ〜ＤＢ３にそれぞれ“Ｈ″または″Ｌ ”の信
号を出力する。A to C are observed waveforms observed at the points indicated by symbols in FIG. First, a certain voltage is applied to the select terminal 41. The voltage V41 applied to the select terminal 41 is encoded by the A/D converter 31 and outputs an "H" or "L" signal to the outputs DBO to DB3 of the A/D converter 31, respectively.
第２図の例ではセレクト端子４１にＶ ｒ ａ ｆの電
圧を与えているため、Ａ／Ｄコンバータ３１の出力ＤＢ
Ｏに“Ｈ”が出力される。In the example of FIG. 2, since the voltage of V r a f is applied to the select terminal 41, the output DB of the A/D converter 31
“H” is output to O.
次にＡ／Ｄコンバータ３１のＤＢＯの値″Ｈ“がセレク
タ２１のセレクト端子Ｓに入力され、セレクタ２１の入
力としてＢをセレクトする。この結果、ディレィ素子１
１がフリップフロップ６１のクロック端子に接続され、
フリップフロップ６１のデータ信号にディレィ素子１１
のプレイ値ｔ１を付加する。Next, the value "H" of DBO of the A/D converter 31 is input to the select terminal S of the selector 21, and B is selected as the input of the selector 21. As a result, delay element 1
1 is connected to the clock terminal of the flip-flop 61,
Delay element 11 is applied to the data signal of flip-flop 61.
Add the play value t1 of .
第５図は本発明の第２の実施例の回路図で、フリップフ
ロップのデータ信号に本発明を用いてディレィを付加す
る。FIG. 5 is a circuit diagram of a second embodiment of the present invention, in which a delay is added to the data signal of a flip-flop using the present invention.
１１．１２はディレィ素子、２１．２２はセレクタ、３
１はＡ／Ｄコンバータ、４１はセレクタ２１のセレクト
信号を入力する入力端子、４２はＡ ／ Ｄコンバータ
３１のリファレンス電圧入力端子である。第３図および
第２図にＡ／Ｄコンバータ３１．セレクタ２１の真理値
表を示す。11.12 is a delay element, 21.22 is a selector, 3
1 is an A/D converter, 41 is an input terminal into which a select signal of the selector 21 is input, and 42 is a reference voltage input terminal of the A/D converter 31. 3 and 2 show the A/D converter 31. A truth table of the selector 21 is shown.
次に動作例を第６図のタイムチャ・−トを用いて説明す
る。（本動作例は、２個のフリップフロップに対して本
発明を用いた場合である。）最初にセレクト端子４１に
ある電圧を設定し、ディレィを加えるフリップフロップ
を決定する。Next, an example of operation will be explained using the time chart of FIG. (This operation example is a case where the present invention is applied to two flip-flops.) First, a certain voltage is set at the select terminal 41, and a flip-flop to which a delay is to be added is determined.
本動作例では、入力電圧に２・ＬＳＢ （ＬＳＢ＝Ｖ
、−ｒ ／ ２ ）の電圧を加え出力（ｄ、ｃ、ｂ。In this operation example, the input voltage is 2 LSB (LSB=V
, -r/2) and outputs (d, c, b.
ａ）の値として（０，０，１，Ｏ）を得る。次にセレク
タ２１は、セレクタ端子Ｓからのデータとしてａの値を
与えられ、その値によって、入力をセレクトする。前記
の例ではセレクタ２１は、セレクト端子Ｓに“Ｌ ”を
与えられ入力端子Ａを選択する。Obtain (0, 0, 1, O) as the value of a). Next, the selector 21 is given the value a as data from the selector terminal S, and selects the input based on that value. In the above example, the selector 21 receives "L" from the select terminal S and selects the input terminal A.
その結果ディレィ素子１１はフリップフロンプロ１のデ
ータ端子に接続される。この例では、フリップフロップ
６１のデータ信号にディレィ値は付加されない。As a result, the delay element 11 is connected to the data terminal of the flip-flop processor 1. In this example, no delay value is added to the data signal of the flip-flop 61.
セレクタ２２の場合も同様に動作し前記の例では、セレ
クト２２のセレクト端子Ｓのデータとして、ｄの値゛Ｈ
”を与えられ、この値によってセレクタ２２の入力端子
Ｂが選択される。その結果、ディレィ素子１２はフリッ
プフロップ６２のデータ端子に接続され、フリップフロ
ップ６２のデータ信号にディレィ素子１２のディレィ値
ｊａ２を付加することができる。The selector 22 operates in the same way, and in the above example, the value of d ゛H
", and the input terminal B of the selector 22 is selected according to this value. As a result, the delay element 12 is connected to the data terminal of the flip-flop 62, and the delay value ja2 of the delay element 12 is applied to the data signal of the flip-flop 62. can be added.
本実施例では、ディレィを与えるフリップフロップを選
択するセレクト信号がアナログ値をＡ／Ｄ変換して得ら
れた信号によって得られるなめ、セレクト信号を入力す
る端子数が１本で済む、また、−度セレクト端子の電圧
を決定しておくと、以後決定された電圧によって選択さ
れたフリップフロップにディレィを付加することができ
る。また、本実施例ではデータ信号にディレィを付加し
たため、ホールドタイムに余裕を持たせることが可能で
ある。In this embodiment, the select signal for selecting the flip-flop that provides the delay is obtained by a signal obtained by A/D converting the analog value, so the number of terminals for inputting the select signal is only one, and - Once the voltage of the select terminal is determined in advance, a delay can be added to the selected flip-flop using the determined voltage. Furthermore, in this embodiment, since a delay is added to the data signal, it is possible to provide a margin for hold time.
以上説明したように本発明は、半導体集積回路内のデー
タ信号とクロック信号が共通の外部端子によってコント
ロールされる構成を持つフリップフロップにおいても、
外部端子より、データ信号またはクロック信号にディレ
ィを付加することができる。このため、当該回路中のフ
リップフロップのタイミングに誤りが生じた場合も、外
部端子から当該タイミングを変化させ、回路の誤動作を
防ぐことができる。また、ディレィを付加するフリップ
フロップを選択する信号として、アナログ値をＡ／Ｄ変
換して得られた信号を用いるため、−度決定された電圧
を外部より本発明のセレクト端子に設定しておけば、以
後決定されたディレィが付加された条件で、当該フリッ
プフロップを動作させる効果がある。As explained above, the present invention also applies to a flip-flop having a configuration in which a data signal and a clock signal in a semiconductor integrated circuit are controlled by a common external terminal.
A delay can be added to the data signal or clock signal from an external terminal. Therefore, even if an error occurs in the timing of a flip-flop in the circuit, the timing can be changed from an external terminal to prevent malfunction of the circuit. In addition, since a signal obtained by A/D converting an analog value is used as a signal for selecting a flip-flop to which a delay is added, a voltage determined by − degrees can be set externally to the select terminal of the present invention. For example, this has the effect of operating the flip-flop under conditions to which a delay determined thereafter is added.
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示すセレクタの真理値表、第３図は第１図に示
すＡ／Ｄコンバータめ真理値表、第４図は第１図の動作
を示すタイムチャート、第５図は本発明の第２の実施例
を示す回路図、第６図は第５図の回路の動作を示すタイ
ムチャート、第７図は従来の一例を示す回路図、第８図
は第７図の動作を示すタイムチャートである。
１１．１２・・・ディレィ素子、２１．．２２・・・セ
レクタ、３１・・・４ＢｉｔＡ／Ｄ変換器、４１・・デ
ィレィを与えるフリップフロップを選択するデータをア
ナログ信号で入力する入力端子、４２・・・３１のＶ
ｒ ｅ ｒの入力端子、９１〜９４・・・内部回路、５
１゜５２・・・６１．６２を動作させる外部端子、ａ〜
Ｉ〕・・・回路図中の各観測点における波形、ｔ、・・
・１１のディレィ値、ｔａ、・・・１２のディレィ値、
ｔｓ・・・セットアツプタイム、ｔ）＋２・・・ホール
ドタイム、Δｔ・・・バラツキやファンアウトによるデ
ィレィ値の増分、Ｖ ｒ ＠ｆ・・・リファレンス電圧
。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a truth table for the selector shown in FIG. 1, and FIG. 3 is a truth table for the A/D converter shown in FIG. 1. 4 is a time chart showing the operation of FIG. 1, FIG. 5 is a circuit diagram showing the second embodiment of the present invention, FIG. 6 is a time chart showing the operation of the circuit shown in FIG. 5, and FIG. 8 is a circuit diagram showing a conventional example, and FIG. 8 is a time chart showing the operation of FIG. 7. 11.12...Delay element, 21. ．． 22... Selector, 31... 4-Bit A/D converter, 41... Input terminal for inputting data for selecting a flip-flop that provides a delay as an analog signal, 42... V of 31
r e r input terminal, 91 to 94...internal circuit, 5
External terminal that operates 1゜52...61.62, a~
I]...Waveform at each observation point in the circuit diagram, t...
・Delay value of 11, ta, ...Delay value of 12,
ts...Set-up time, t)+2...Hold time, Δt...Delay value increment due to variation or fan-out, [email protected] voltage.
Claims (1)
ールする構成をとるフリップフロップのデータ線または
クロック線と並列に接続されるディレィ素子と、前記フ
リップフロップのデータ線またはクロック線と前記ディ
レィ素子を前記フリップフロップのクロック端子または
データ端子に選択して接続させるセレクタと、前記セレ
クタのセレクト信号を発生させるＡ／Ｄコンバータとを
含むことを特徴とする半導体集積論理回路。A delay element connected in parallel with a data line or a clock line of a flip-flop configured to control a data signal and a clock signal by a common external terminal; 1. A semiconductor integrated logic circuit comprising: a selector selectively connected to a clock terminal or a data terminal of a circuit; and an A/D converter generating a select signal for the selector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161472A JPH0210913A (en) | 1988-06-28 | 1988-06-28 | Semiconductor integrated circuit logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161472A JPH0210913A (en) | 1988-06-28 | 1988-06-28 | Semiconductor integrated circuit logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210913A true JPH0210913A (en) | 1990-01-16 |
Family
ID=15735743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161472A Pending JPH0210913A (en) | 1988-06-28 | 1988-06-28 | Semiconductor integrated circuit logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210913A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010019662A (en) * | 2008-07-10 | 2010-01-28 | Nec Electronics Corp | Testing method and semiconductor integrated circuit |
-
1988
- 1988-06-28 JP JP63161472A patent/JPH0210913A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010019662A (en) * | 2008-07-10 | 2010-01-28 | Nec Electronics Corp | Testing method and semiconductor integrated circuit |
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