JPS60110038A - デイジタル演算装置 - Google Patents
デイジタル演算装置Info
- Publication number
- JPS60110038A JPS60110038A JP58217749A JP21774983A JPS60110038A JP S60110038 A JPS60110038 A JP S60110038A JP 58217749 A JP58217749 A JP 58217749A JP 21774983 A JP21774983 A JP 21774983A JP S60110038 A JPS60110038 A JP S60110038A
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- JP
- Japan
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- circuit
- input
- arithmetic
- output
- delay
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル演算を行なうディジタル演算回路
の構成に関する。
の構成に関する。
第１図に示すディジタル演算装置の回路構成は、画像処
理プロセッサの１部として使用されている。
理プロセッサの１部として使用されている。
第１図のディジタル演算装置は一遅延回路１を八個と二
人力の演算回路２を四個と凹入力の演算回路３の一個か
ら成っており、各々の遅延回路１は一本の同期信号１３
に同期がとられている。従来、第１図の演算回路で、第
２図に示す、主走査が左から右、副走査が上から下へ走
査するラスク走査画像入力方式により送られてくる画素
データについて、２×２の非線形近傍演算を実現しよう
とした場合、第１図の↓算装置二組と画像キーター行分
の遅延回路５を一ケと遅延回路１の二ケを第２図に示す
ように接続し、・各々の遅延回路を１本の同期信竺号１
３で接続し、演、算装置内の演算回路も図示のように設
定しなければならない。このようにラスク走査により送
られてくる画像データについて、非線形近傍演算を実現
させるためには、二組の演算装置を使用しなければなら
ないという欠点があった。
人力の演算回路２を四個と凹入力の演算回路３の一個か
ら成っており、各々の遅延回路１は一本の同期信号１３
に同期がとられている。従来、第１図の演算回路で、第
２図に示す、主走査が左から右、副走査が上から下へ走
査するラスク走査画像入力方式により送られてくる画素
データについて、２×２の非線形近傍演算を実現しよう
とした場合、第１図の↓算装置二組と画像キーター行分
の遅延回路５を一ケと遅延回路１の二ケを第２図に示す
ように接続し、・各々の遅延回路を１本の同期信竺号１
３で接続し、演、算装置内の演算回路も図示のように設
定しなければならない。このようにラスク走査により送
られてくる画像データについて、非線形近傍演算を実現
させるためには、二組の演算装置を使用しなければなら
ないという欠点があった。
なお、図中１１．１２は入力信号、２１は出力信号であ
る。
る。
本発明の目的は、従来のディジタル演算装置では、実現
できなかった演算を実男可−能とする演算装置を提供す
るにある。
できなかった演算を実男可−能とする演算装置を提供す
るにある。
本発明はそのデータ入力部である二組の単方向シフトレ
ジスタの一組を双方向シフト・レジスタとすることによ
り、演算回路に入力されるデータの組み合わせを、増や
すことにある。
ジスタの一組を双方向シフト・レジスタとすることによ
り、演算回路に入力されるデータの組み合わせを、増や
すことにある。
以下、本発明の実施例を図面によって説明する。
第３図は、単方向入力、二段のシフト・レジスタ１０１
を一個と双方向、二段シフト・レジスタ１０２を一個と
演算回路２を二個と別の演算回路３を一個を用いたディ
ジタル演算装置の構成を示す。シフト・レジスタ１０１
は、二個の遅延回路１から成っており、前段の遅延回路
１の入力は、入力信号Ａより受けており、出力は次段の
遅延回路１と前段側の演算回路２に入力されている。又
、後段の遅延回路１の入力は、後段側の演算回路２にの
み入力されている６シフト・レジスタ＋０２は、遅延回
路１の二個と選択回路４のの二個がら成っており、前段
の選択回路４の入力は、入力信号Ｂと後段の遅延回路１
の出力から受けており、出力は前段の遅延回路１の入力
となっている。前段の遅延回路ｌの出力は、前段側の演
算回路２と後段の選択回路４に入力されている。後段の
選択回路４は前段の連設回路１の他に、入力信号Ｂから
入力を受けており、出力は後段の遅延回路の入力となっ
ている。後段の遅延回路１′の出力は後段側の演算回路
２に入力される他に、前段の選択回路４にも入力される
。それぞれの遅延回路１は１本の同期信号１３によって
同期がとられている。
を一個と双方向、二段シフト・レジスタ１０２を一個と
演算回路２を二個と別の演算回路３を一個を用いたディ
ジタル演算装置の構成を示す。シフト・レジスタ１０１
は、二個の遅延回路１から成っており、前段の遅延回路
１の入力は、入力信号Ａより受けており、出力は次段の
遅延回路１と前段側の演算回路２に入力されている。又
、後段の遅延回路１の入力は、後段側の演算回路２にの
み入力されている６シフト・レジスタ＋０２は、遅延回
路１の二個と選択回路４のの二個がら成っており、前段
の選択回路４の入力は、入力信号Ｂと後段の遅延回路１
の出力から受けており、出力は前段の遅延回路１の入力
となっている。前段の遅延回路ｌの出力は、前段側の演
算回路２と後段の選択回路４に入力されている。後段の
選択回路４は前段の連設回路１の他に、入力信号Ｂから
入力を受けており、出力は後段の遅延回路の入力となっ
ている。後段の遅延回路１′の出力は後段側の演算回路
２に入力される他に、前段の選択回路４にも入力される
。それぞれの遅延回路１は１本の同期信号１３によって
同期がとられている。
又、それぞれの選択回路４は１本の選択信号１４によっ
て選択される。演算回路２のそれぞれの出力は、演算回
路３に入力され、演算回路３の出力は出力信号２１とな
り外部へ出力されている。第４図及び第５図は、第３図
の演算装置により、演算を行なう場合の信号の流れ、及
び演算結果等について示している。第３図の入力信号Ａ
には、１クロツタ目にＣデータ、２クロツク目にｂデー
タが入力され、入力信号Ｂには、１クロツク目にＣデー
タ、２クロツク目にｄデータが入力される。
て選択される。演算回路２のそれぞれの出力は、演算回
路３に入力され、演算回路３の出力は出力信号２１とな
り外部へ出力されている。第４図及び第５図は、第３図
の演算装置により、演算を行なう場合の信号の流れ、及
び演算結果等について示している。第３図の入力信号Ａ
には、１クロツタ目にＣデータ、２クロツク目にｂデー
タが入力され、入力信号Ｂには、１クロツク目にＣデー
タ、２クロツク目にｄデータが入力される。
第４図で、データが入力される二組ｉ−シフト・レジス
タ列は、入力信号Ａに対しては、常に順方向であり、入
力信号Ｂに対しても゛、選択信号１４によって順方向が
選ばれている。シフト・レジスタ列が共に順方向である
場合、信号の流れは、第４図回路中の斜線で示すように
なり、このとき演算回路２に入力される信号の組み合わ
せは、第４図（ｂ）に示すように、同クロックで入力さ
れた信号同士になる。これに対し、第５図に示す演算方
式は、入力信号Ａが入力されるシフト・レジスタ列が順
方向であるのに対し、入力信号Ｂが入力されるシフト・
レジスタ列が選択信号１１によって逆方向を選択されて
いる。この場合、入力された信号の流れは、第５図回路
中にハツチングで示されるように、入力信号Ａに入力さ
れたデータがシフトレジスタの前段から後段へとシフト
されるのに対し、入力信号Ｂに入力されたデータは、シ
フ１−レジスタの後段から前段へとシフトされることに
なる。このとき、演算回路２に入力される信号の組み合
わせは、第５図（ｂ）に示すように、入力信号方戸に対
し、たすき掛けになる。つまり、第３図の回路で、選択
信号１４を変えることにより、同一の入カバターンの信
号側で、第４図（ｂ）と第５図（ｂ）の例に示すような
、異なる、二つの演算を実行することが可能となる。従
来の演算装置は、入力部のシフト・レジスタ列が二組と
も順方向のみであったため、第５図のように、入力に対
して演算がたすき掛けになるような演算（非線形近傍演
算等）については、第２図に示すように二つの演算装置
を用いなければならなかった。しかし、前述の回路方式
を使用することにより、第５図の様に演算装置−組でた
すき掛は演算は可能となる。
タ列は、入力信号Ａに対しては、常に順方向であり、入
力信号Ｂに対しても゛、選択信号１４によって順方向が
選ばれている。シフト・レジスタ列が共に順方向である
場合、信号の流れは、第４図回路中の斜線で示すように
なり、このとき演算回路２に入力される信号の組み合わ
せは、第４図（ｂ）に示すように、同クロックで入力さ
れた信号同士になる。これに対し、第５図に示す演算方
式は、入力信号Ａが入力されるシフト・レジスタ列が順
方向であるのに対し、入力信号Ｂが入力されるシフト・
レジスタ列が選択信号１１によって逆方向を選択されて
いる。この場合、入力された信号の流れは、第５図回路
中にハツチングで示されるように、入力信号Ａに入力さ
れたデータがシフトレジスタの前段から後段へとシフト
されるのに対し、入力信号Ｂに入力されたデータは、シ
フ１−レジスタの後段から前段へとシフトされることに
なる。このとき、演算回路２に入力される信号の組み合
わせは、第５図（ｂ）に示すように、入力信号方戸に対
し、たすき掛けになる。つまり、第３図の回路で、選択
信号１４を変えることにより、同一の入カバターンの信
号側で、第４図（ｂ）と第５図（ｂ）の例に示すような
、異なる、二つの演算を実行することが可能となる。従
来の演算装置は、入力部のシフト・レジスタ列が二組と
も順方向のみであったため、第５図のように、入力に対
して演算がたすき掛けになるような演算（非線形近傍演
算等）については、第２図に示すように二つの演算装置
を用いなければならなかった。しかし、前述の回路方式
を使用することにより、第５図の様に演算装置−組でた
すき掛は演算は可能となる。
次に、この回路方式を従来の演算装置に取り入れて、第
２図に示すような、画像入力に対しての２×２の非線形
近傍演算（たすき掛は演算）を１組の演算装置で実現す
る実施例を図面によって説明する。第６図は、第１図の
従来装置の単方向シフドパレジスタの１つを双方向に変
更したものである。゛従来のシフト・レジスタの遅延回
路工の入力部に選択回路４を設け１選択信−号１°４で
制御している。基本動作は、第３図の回路万民に等しく
、第３図がシフトレジスタの遅延回路１が二段であるの
に対し、第６図は四段となっている。この回路方式によ
り、入力信号Ｂから入力されたデータは、選択信号１４
の切り替えにより、シフト・レジスタを前段から後段ヘ
シフトする流れと、後段から前段入シフトする流れの二
通りを可能としている。第７図は、第６図の演算装置を
用いて、実際に画像データ２×２の非線、形近傍演算を
行なう例である。画像データを入力するポートＡのシフ
ト・レジスタを順方向、ポートＢを逆方向に選択し、演
算回路２は、減算の絶対値をとる演算を行ない、中央二
つの演算回路２の出力のみを演算回路３へ送り、演算回
路３は、加算の演算を行なうものとする。また、図面中
の５は画像データ、−行分の遅延回路であり、すべての
遅延回路は、同期信号１３で同期がとられている。この
設定で演算を実行した場合、上・下側のシフトレジスタ
の二段目と三段目の遅延回路、７計四′つに入力されて
くる画像データの組み合わせは、第５図で示した例と、
まったく同じパターンとなる。つまり、この回路構成に
より、第５図に示すと同じように、たすき掛けの演算が
、演算回路一つで可能となり、遅延回路より送り出され
た画像データは、所定の演算回路により、演算が行なわ
れ、第７図に示す様に入力信号ａｔ ｂｙ Ｃｔ ｄに
対し、非線形近傍演算１ ａ−ｄ １＋１ ｂ−ｃ １
の演算回路で実現することができる。
２図に示すような、画像入力に対しての２×２の非線形
近傍演算（たすき掛は演算）を１組の演算装置で実現す
る実施例を図面によって説明する。第６図は、第１図の
従来装置の単方向シフドパレジスタの１つを双方向に変
更したものである。゛従来のシフト・レジスタの遅延回
路工の入力部に選択回路４を設け１選択信−号１°４で
制御している。基本動作は、第３図の回路万民に等しく
、第３図がシフトレジスタの遅延回路１が二段であるの
に対し、第６図は四段となっている。この回路方式によ
り、入力信号Ｂから入力されたデータは、選択信号１４
の切り替えにより、シフト・レジスタを前段から後段ヘ
シフトする流れと、後段から前段入シフトする流れの二
通りを可能としている。第７図は、第６図の演算装置を
用いて、実際に画像データ２×２の非線、形近傍演算を
行なう例である。画像データを入力するポートＡのシフ
ト・レジスタを順方向、ポートＢを逆方向に選択し、演
算回路２は、減算の絶対値をとる演算を行ない、中央二
つの演算回路２の出力のみを演算回路３へ送り、演算回
路３は、加算の演算を行なうものとする。また、図面中
の５は画像データ、−行分の遅延回路であり、すべての
遅延回路は、同期信号１３で同期がとられている。この
設定で演算を実行した場合、上・下側のシフトレジスタ
の二段目と三段目の遅延回路、７計四′つに入力されて
くる画像データの組み合わせは、第５図で示した例と、
まったく同じパターンとなる。つまり、この回路構成に
より、第５図に示すと同じように、たすき掛けの演算が
、演算回路一つで可能となり、遅延回路より送り出され
た画像データは、所定の演算回路により、演算が行なわ
れ、第７図に示す様に入力信号ａｔ ｂｙ Ｃｔ ｄに
対し、非線形近傍演算１ ａ−ｄ １＋１ ｂ−ｃ １
の演算回路で実現することができる。
第８図は、第６図の回路構成のシフト・レジスタ部をク
ロックド・インバーターを用いて論理化した例である。
ロックド・インバーターを用いて論理化した例である。
図面中の２０１は単方向シフト・レジスタの遅延回路ブ
ロックであり、２０２は選択回路を持つ双方向シフト・
レジスタの遅延回路ブロックである。各遅延回路は、二
本の同期信号１３によって同期がとられており二本の同
期信号は、同時に高電位にならないように設定する必要
がある。また、選択信号１４は高電位時に双方向シフト
・レジスタが順方向、低電位時に逆方向が選択される。
ロックであり、２０２は選択回路を持つ双方向シフト・
レジスタの遅延回路ブロックである。各遅延回路は、二
本の同期信号１３によって同期がとられており二本の同
期信号は、同時に高電位にならないように設定する必要
がある。また、選択信号１４は高電位時に双方向シフト
・レジスタが順方向、低電位時に逆方向が選択される。
第８図は４ｂｉｔの回路構成であるが、２０１，２０２
のブロックを追′加することで増ビットを図ることがで
きる。
のブロックを追′加することで増ビットを図ることがで
きる。
本発明によれば、従来演算装置１組で実現ができなかっ
た演算の実現が可能となる。
た演算の実現が可能となる。
【図面の簡単な説明】
第１図は画像処理プロセッサに使用されている従来の演
算装置のブロック図、第２図は第１図の演算装置を用い
た非線形近傍演算のブロック図、第３図は本発明の一実
施例の入力部に双方向シフトレジスタを設けた演算装置
のブロック図、第４図、第５図は第３図の演算装置によ
る演算実行時のフローチャート、第６図は本発明の演算
装置のブロック図、第７図は第６図の演算装置を用いた
非線形近傍演算のブロック図、第８図は第６図の演算装
置のシフト・レジスタ部をクロックド・インバーターを
用いて論理化したブロック図である。 １・・・遅延回路、２，３・・・演算回路、４・・・選
択回路、５・・・画像入力１行分の遅延回路、１０１・
・・単方向シフ１−・レジスタ、１０２・・・双方向シ
フト・レジスタ。 ■ ２ 例 ′￥Ｊ ３ 図 第 ４ 図 改） 出カ信号 （μ シ寅ｘ８踏Ｘ２へのベヵ ％ ５ 図 （イノ シＷ算回路２へ。入ヵ 第１頁の続き ０発 明 者 坂 東 忠 秋 日立市幸町３丁目所内 ０発 明 者 高 沢 正 治 日立市幸町３丁目社内
算装置のブロック図、第２図は第１図の演算装置を用い
た非線形近傍演算のブロック図、第３図は本発明の一実
施例の入力部に双方向シフトレジスタを設けた演算装置
のブロック図、第４図、第５図は第３図の演算装置によ
る演算実行時のフローチャート、第６図は本発明の演算
装置のブロック図、第７図は第６図の演算装置を用いた
非線形近傍演算のブロック図、第８図は第６図の演算装
置のシフト・レジスタ部をクロックド・インバーターを
用いて論理化したブロック図である。 １・・・遅延回路、２，３・・・演算回路、４・・・選
択回路、５・・・画像入力１行分の遅延回路、１０１・
・・単方向シフ１−・レジスタ、１０２・・・双方向シ
フト・レジスタ。 ■ ２ 例 ′￥Ｊ ３ 図 第 ４ 図 改） 出カ信号 （μ シ寅ｘ８踏Ｘ２へのベヵ ％ ５ 図 （イノ シＷ算回路２へ。入ヵ 第１頁の続き ０発 明 者 坂 東 忠 秋 日立市幸町３丁目所内 ０発 明 者 高 沢 正 治 日立市幸町３丁目社内
Claims (1)
- ■、直列に接続された複数個あ遅延回路から成るデータ
のシフト方向が単一のシフト・レジスタ複数組と、この
シフトレジスタ各々の前記遅延回路の出力を入力とし、
同時並列処理を行なう複数個の演算回路と、この演算回
路の出力を統合する別の演算回路から成るディジタル演
算装置において、前記シフト・レジスタの少なくとも１
組について、データのシフト方向を双方向にしたことを
特徴とするディジタル演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217749A JPS60110038A (ja) | 1983-11-21 | 1983-11-21 | デイジタル演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217749A JPS60110038A (ja) | 1983-11-21 | 1983-11-21 | デイジタル演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60110038A true JPS60110038A (ja) | 1985-06-15 |
Family
ID=16709143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217749A Pending JPS60110038A (ja) | 1983-11-21 | 1983-11-21 | デイジタル演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140178A (ja) * | 1985-12-13 | 1987-06-23 | Canon Inc | 画像編集処理装置 |
-
1983
- 1983-11-21 JP JP58217749A patent/JPS60110038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140178A (ja) * | 1985-12-13 | 1987-06-23 | Canon Inc | 画像編集処理装置 |
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