JPS60110038A - デイジタル演算装置 - Google Patents
デイジタル演算装置Info
- Publication number
- JPS60110038A JPS60110038A JP58217749A JP21774983A JPS60110038A JP S60110038 A JPS60110038 A JP S60110038A JP 58217749 A JP58217749 A JP 58217749A JP 21774983 A JP21774983 A JP 21774983A JP S60110038 A JPS60110038 A JP S60110038A
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- JP
- Japan
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- circuit
- input
- arithmetic
- output
- delay
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル演算を行なうディジタル演算回路
の構成に関する。
の構成に関する。
第1図に示すディジタル演算装置の回路構成は、画像処
理プロセッサの1部として使用されている。
理プロセッサの1部として使用されている。
第1図のディジタル演算装置は一遅延回路1を八個と二
人力の演算回路2を四個と凹入力の演算回路3の一個か
ら成っており、各々の遅延回路1は一本の同期信号13
に同期がとられている。従来、第1図の演算回路で、第
2図に示す、主走査が左から右、副走査が上から下へ走
査するラスク走査画像入力方式により送られてくる画素
データについて、2×2の非線形近傍演算を実現しよう
とした場合、第1図の↓算装置二組と画像キーター行分
の遅延回路5を一ケと遅延回路1の二ケを第2図に示す
ように接続し、・各々の遅延回路を1本の同期信竺号1
3で接続し、演、算装置内の演算回路も図示のように設
定しなければならない。このようにラスク走査により送
られてくる画像データについて、非線形近傍演算を実現
させるためには、二組の演算装置を使用しなければなら
ないという欠点があった。
人力の演算回路2を四個と凹入力の演算回路3の一個か
ら成っており、各々の遅延回路1は一本の同期信号13
に同期がとられている。従来、第1図の演算回路で、第
2図に示す、主走査が左から右、副走査が上から下へ走
査するラスク走査画像入力方式により送られてくる画素
データについて、2×2の非線形近傍演算を実現しよう
とした場合、第1図の↓算装置二組と画像キーター行分
の遅延回路5を一ケと遅延回路1の二ケを第2図に示す
ように接続し、・各々の遅延回路を1本の同期信竺号1
3で接続し、演、算装置内の演算回路も図示のように設
定しなければならない。このようにラスク走査により送
られてくる画像データについて、非線形近傍演算を実現
させるためには、二組の演算装置を使用しなければなら
ないという欠点があった。
なお、図中11.12は入力信号、21は出力信号であ
る。
る。
本発明の目的は、従来のディジタル演算装置では、実現
できなかった演算を実男可−能とする演算装置を提供す
るにある。
できなかった演算を実男可−能とする演算装置を提供す
るにある。
本発明はそのデータ入力部である二組の単方向シフトレ
ジスタの一組を双方向シフト・レジスタとすることによ
り、演算回路に入力されるデータの組み合わせを、増や
すことにある。
ジスタの一組を双方向シフト・レジスタとすることによ
り、演算回路に入力されるデータの組み合わせを、増や
すことにある。
以下、本発明の実施例を図面によって説明する。
第3図は、単方向入力、二段のシフト・レジスタ101
を一個と双方向、二段シフト・レジスタ102を一個と
演算回路2を二個と別の演算回路3を一個を用いたディ
ジタル演算装置の構成を示す。シフト・レジスタ101
は、二個の遅延回路1から成っており、前段の遅延回路
1の入力は、入力信号Aより受けており、出力は次段の
遅延回路1と前段側の演算回路2に入力されている。又
、後段の遅延回路1の入力は、後段側の演算回路2にの
み入力されている6シフト・レジスタ+02は、遅延回
路1の二個と選択回路4のの二個がら成っており、前段
の選択回路4の入力は、入力信号Bと後段の遅延回路1
の出力から受けており、出力は前段の遅延回路1の入力
となっている。前段の遅延回路lの出力は、前段側の演
算回路2と後段の選択回路4に入力されている。後段の
選択回路4は前段の連設回路1の他に、入力信号Bから
入力を受けており、出力は後段の遅延回路の入力となっ
ている。後段の遅延回路1′の出力は後段側の演算回路
2に入力される他に、前段の選択回路4にも入力される
。それぞれの遅延回路1は1本の同期信号13によって
同期がとられている。
を一個と双方向、二段シフト・レジスタ102を一個と
演算回路2を二個と別の演算回路3を一個を用いたディ
ジタル演算装置の構成を示す。シフト・レジスタ101
は、二個の遅延回路1から成っており、前段の遅延回路
1の入力は、入力信号Aより受けており、出力は次段の
遅延回路1と前段側の演算回路2に入力されている。又
、後段の遅延回路1の入力は、後段側の演算回路2にの
み入力されている6シフト・レジスタ+02は、遅延回
路1の二個と選択回路4のの二個がら成っており、前段
の選択回路4の入力は、入力信号Bと後段の遅延回路1
の出力から受けており、出力は前段の遅延回路1の入力
となっている。前段の遅延回路lの出力は、前段側の演
算回路2と後段の選択回路4に入力されている。後段の
選択回路4は前段の連設回路1の他に、入力信号Bから
入力を受けており、出力は後段の遅延回路の入力となっ
ている。後段の遅延回路1′の出力は後段側の演算回路
2に入力される他に、前段の選択回路4にも入力される
。それぞれの遅延回路1は1本の同期信号13によって
同期がとられている。
又、それぞれの選択回路4は1本の選択信号14によっ
て選択される。演算回路2のそれぞれの出力は、演算回
路3に入力され、演算回路3の出力は出力信号21とな
り外部へ出力されている。第4図及び第5図は、第3図
の演算装置により、演算を行なう場合の信号の流れ、及
び演算結果等について示している。第3図の入力信号A
には、1クロツタ目にCデータ、2クロツク目にbデー
タが入力され、入力信号Bには、1クロツク目にCデー
タ、2クロツク目にdデータが入力される。
て選択される。演算回路2のそれぞれの出力は、演算回
路3に入力され、演算回路3の出力は出力信号21とな
り外部へ出力されている。第4図及び第5図は、第3図
の演算装置により、演算を行なう場合の信号の流れ、及
び演算結果等について示している。第3図の入力信号A
には、1クロツタ目にCデータ、2クロツク目にbデー
タが入力され、入力信号Bには、1クロツク目にCデー
タ、2クロツク目にdデータが入力される。
第4図で、データが入力される二組i−シフト・レジス
タ列は、入力信号Aに対しては、常に順方向であり、入
力信号Bに対しても゛、選択信号14によって順方向が
選ばれている。シフト・レジスタ列が共に順方向である
場合、信号の流れは、第4図回路中の斜線で示すように
なり、このとき演算回路2に入力される信号の組み合わ
せは、第4図(b)に示すように、同クロックで入力さ
れた信号同士になる。これに対し、第5図に示す演算方
式は、入力信号Aが入力されるシフト・レジスタ列が順
方向であるのに対し、入力信号Bが入力されるシフト・
レジスタ列が選択信号11によって逆方向を選択されて
いる。この場合、入力された信号の流れは、第5図回路
中にハツチングで示されるように、入力信号Aに入力さ
れたデータがシフトレジスタの前段から後段へとシフト
されるのに対し、入力信号Bに入力されたデータは、シ
フ1−レジスタの後段から前段へとシフトされることに
なる。このとき、演算回路2に入力される信号の組み合
わせは、第5図(b)に示すように、入力信号方戸に対
し、たすき掛けになる。つまり、第3図の回路で、選択
信号14を変えることにより、同一の入カバターンの信
号側で、第4図(b)と第5図(b)の例に示すような
、異なる、二つの演算を実行することが可能となる。従
来の演算装置は、入力部のシフト・レジスタ列が二組と
も順方向のみであったため、第5図のように、入力に対
して演算がたすき掛けになるような演算(非線形近傍演
算等)については、第2図に示すように二つの演算装置
を用いなければならなかった。しかし、前述の回路方式
を使用することにより、第5図の様に演算装置−組でた
すき掛は演算は可能となる。
タ列は、入力信号Aに対しては、常に順方向であり、入
力信号Bに対しても゛、選択信号14によって順方向が
選ばれている。シフト・レジスタ列が共に順方向である
場合、信号の流れは、第4図回路中の斜線で示すように
なり、このとき演算回路2に入力される信号の組み合わ
せは、第4図(b)に示すように、同クロックで入力さ
れた信号同士になる。これに対し、第5図に示す演算方
式は、入力信号Aが入力されるシフト・レジスタ列が順
方向であるのに対し、入力信号Bが入力されるシフト・
レジスタ列が選択信号11によって逆方向を選択されて
いる。この場合、入力された信号の流れは、第5図回路
中にハツチングで示されるように、入力信号Aに入力さ
れたデータがシフトレジスタの前段から後段へとシフト
されるのに対し、入力信号Bに入力されたデータは、シ
フ1−レジスタの後段から前段へとシフトされることに
なる。このとき、演算回路2に入力される信号の組み合
わせは、第5図(b)に示すように、入力信号方戸に対
し、たすき掛けになる。つまり、第3図の回路で、選択
信号14を変えることにより、同一の入カバターンの信
号側で、第4図(b)と第5図(b)の例に示すような
、異なる、二つの演算を実行することが可能となる。従
来の演算装置は、入力部のシフト・レジスタ列が二組と
も順方向のみであったため、第5図のように、入力に対
して演算がたすき掛けになるような演算(非線形近傍演
算等)については、第2図に示すように二つの演算装置
を用いなければならなかった。しかし、前述の回路方式
を使用することにより、第5図の様に演算装置−組でた
すき掛は演算は可能となる。
次に、この回路方式を従来の演算装置に取り入れて、第
2図に示すような、画像入力に対しての2×2の非線形
近傍演算(たすき掛は演算)を1組の演算装置で実現す
る実施例を図面によって説明する。第6図は、第1図の
従来装置の単方向シフドパレジスタの1つを双方向に変
更したものである。゛従来のシフト・レジスタの遅延回
路工の入力部に選択回路4を設け1選択信−号1°4で
制御している。基本動作は、第3図の回路万民に等しく
、第3図がシフトレジスタの遅延回路1が二段であるの
に対し、第6図は四段となっている。この回路方式によ
り、入力信号Bから入力されたデータは、選択信号14
の切り替えにより、シフト・レジスタを前段から後段ヘ
シフトする流れと、後段から前段入シフトする流れの二
通りを可能としている。第7図は、第6図の演算装置を
用いて、実際に画像データ2×2の非線、形近傍演算を
行なう例である。画像データを入力するポートAのシフ
ト・レジスタを順方向、ポートBを逆方向に選択し、演
算回路2は、減算の絶対値をとる演算を行ない、中央二
つの演算回路2の出力のみを演算回路3へ送り、演算回
路3は、加算の演算を行なうものとする。また、図面中
の5は画像データ、−行分の遅延回路であり、すべての
遅延回路は、同期信号13で同期がとられている。この
設定で演算を実行した場合、上・下側のシフトレジスタ
の二段目と三段目の遅延回路、7計四′つに入力されて
くる画像データの組み合わせは、第5図で示した例と、
まったく同じパターンとなる。つまり、この回路構成に
より、第5図に示すと同じように、たすき掛けの演算が
、演算回路一つで可能となり、遅延回路より送り出され
た画像データは、所定の演算回路により、演算が行なわ
れ、第7図に示す様に入力信号at by Ct dに
対し、非線形近傍演算1 a−d 1+1 b−c 1
の演算回路で実現することができる。
2図に示すような、画像入力に対しての2×2の非線形
近傍演算(たすき掛は演算)を1組の演算装置で実現す
る実施例を図面によって説明する。第6図は、第1図の
従来装置の単方向シフドパレジスタの1つを双方向に変
更したものである。゛従来のシフト・レジスタの遅延回
路工の入力部に選択回路4を設け1選択信−号1°4で
制御している。基本動作は、第3図の回路万民に等しく
、第3図がシフトレジスタの遅延回路1が二段であるの
に対し、第6図は四段となっている。この回路方式によ
り、入力信号Bから入力されたデータは、選択信号14
の切り替えにより、シフト・レジスタを前段から後段ヘ
シフトする流れと、後段から前段入シフトする流れの二
通りを可能としている。第7図は、第6図の演算装置を
用いて、実際に画像データ2×2の非線、形近傍演算を
行なう例である。画像データを入力するポートAのシフ
ト・レジスタを順方向、ポートBを逆方向に選択し、演
算回路2は、減算の絶対値をとる演算を行ない、中央二
つの演算回路2の出力のみを演算回路3へ送り、演算回
路3は、加算の演算を行なうものとする。また、図面中
の5は画像データ、−行分の遅延回路であり、すべての
遅延回路は、同期信号13で同期がとられている。この
設定で演算を実行した場合、上・下側のシフトレジスタ
の二段目と三段目の遅延回路、7計四′つに入力されて
くる画像データの組み合わせは、第5図で示した例と、
まったく同じパターンとなる。つまり、この回路構成に
より、第5図に示すと同じように、たすき掛けの演算が
、演算回路一つで可能となり、遅延回路より送り出され
た画像データは、所定の演算回路により、演算が行なわ
れ、第7図に示す様に入力信号at by Ct dに
対し、非線形近傍演算1 a−d 1+1 b−c 1
の演算回路で実現することができる。
第8図は、第6図の回路構成のシフト・レジスタ部をク
ロックド・インバーターを用いて論理化した例である。
ロックド・インバーターを用いて論理化した例である。
図面中の201は単方向シフト・レジスタの遅延回路ブ
ロックであり、202は選択回路を持つ双方向シフト・
レジスタの遅延回路ブロックである。各遅延回路は、二
本の同期信号13によって同期がとられており二本の同
期信号は、同時に高電位にならないように設定する必要
がある。また、選択信号14は高電位時に双方向シフト
・レジスタが順方向、低電位時に逆方向が選択される。
ロックであり、202は選択回路を持つ双方向シフト・
レジスタの遅延回路ブロックである。各遅延回路は、二
本の同期信号13によって同期がとられており二本の同
期信号は、同時に高電位にならないように設定する必要
がある。また、選択信号14は高電位時に双方向シフト
・レジスタが順方向、低電位時に逆方向が選択される。
第8図は4bitの回路構成であるが、201,202
のブロックを追′加することで増ビットを図ることがで
きる。
のブロックを追′加することで増ビットを図ることがで
きる。
本発明によれば、従来演算装置1組で実現ができなかっ
た演算の実現が可能となる。
た演算の実現が可能となる。
【図面の簡単な説明】
第1図は画像処理プロセッサに使用されている従来の演
算装置のブロック図、第2図は第1図の演算装置を用い
た非線形近傍演算のブロック図、第3図は本発明の一実
施例の入力部に双方向シフトレジスタを設けた演算装置
のブロック図、第4図、第5図は第3図の演算装置によ
る演算実行時のフローチャート、第6図は本発明の演算
装置のブロック図、第7図は第6図の演算装置を用いた
非線形近傍演算のブロック図、第8図は第6図の演算装
置のシフト・レジスタ部をクロックド・インバーターを
用いて論理化したブロック図である。 1・・・遅延回路、2,3・・・演算回路、4・・・選
択回路、5・・・画像入力1行分の遅延回路、101・
・・単方向シフ1−・レジスタ、102・・・双方向シ
フト・レジスタ。 ■ 2 例 ′¥J 3 図 第 4 図 改) 出カ信号 (μ シ寅x8踏X2へのベヵ % 5 図 (イノ シW算回路2へ。入ヵ 第1頁の続き 0発 明 者 坂 東 忠 秋 日立市幸町3丁目所内 0発 明 者 高 沢 正 治 日立市幸町3丁目社内
算装置のブロック図、第2図は第1図の演算装置を用い
た非線形近傍演算のブロック図、第3図は本発明の一実
施例の入力部に双方向シフトレジスタを設けた演算装置
のブロック図、第4図、第5図は第3図の演算装置によ
る演算実行時のフローチャート、第6図は本発明の演算
装置のブロック図、第7図は第6図の演算装置を用いた
非線形近傍演算のブロック図、第8図は第6図の演算装
置のシフト・レジスタ部をクロックド・インバーターを
用いて論理化したブロック図である。 1・・・遅延回路、2,3・・・演算回路、4・・・選
択回路、5・・・画像入力1行分の遅延回路、101・
・・単方向シフ1−・レジスタ、102・・・双方向シ
フト・レジスタ。 ■ 2 例 ′¥J 3 図 第 4 図 改) 出カ信号 (μ シ寅x8踏X2へのベヵ % 5 図 (イノ シW算回路2へ。入ヵ 第1頁の続き 0発 明 者 坂 東 忠 秋 日立市幸町3丁目所内 0発 明 者 高 沢 正 治 日立市幸町3丁目社内
Claims (1)
- ■、直列に接続された複数個あ遅延回路から成るデータ
のシフト方向が単一のシフト・レジスタ複数組と、この
シフトレジスタ各々の前記遅延回路の出力を入力とし、
同時並列処理を行なう複数個の演算回路と、この演算回
路の出力を統合する別の演算回路から成るディジタル演
算装置において、前記シフト・レジスタの少なくとも1
組について、データのシフト方向を双方向にしたことを
特徴とするディジタル演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58217749A JPS60110038A (ja) | 1983-11-21 | 1983-11-21 | デイジタル演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58217749A JPS60110038A (ja) | 1983-11-21 | 1983-11-21 | デイジタル演算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60110038A true JPS60110038A (ja) | 1985-06-15 |
Family
ID=16709143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58217749A Pending JPS60110038A (ja) | 1983-11-21 | 1983-11-21 | デイジタル演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60110038A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62140178A (ja) * | 1985-12-13 | 1987-06-23 | Canon Inc | 画像編集処理装置 |
-
1983
- 1983-11-21 JP JP58217749A patent/JPS60110038A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62140178A (ja) * | 1985-12-13 | 1987-06-23 | Canon Inc | 画像編集処理装置 |
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