JPH0616293B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0616293B2 JPH0616293B2 JP57100497A JP10049782A JPH0616293B2 JP H0616293 B2 JPH0616293 B2 JP H0616293B2 JP 57100497 A JP57100497 A JP 57100497A JP 10049782 A JP10049782 A JP 10049782A JP H0616293 B2 JPH0616293 B2 JP H0616293B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- array
- data
- memories
- disconnecting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Image Processing (AREA)
- Shift Register Type Memory (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 この発明は、ビデオデータの処理に使用して好適な画像
処理装置に関する。
処理装置に関する。
デイジタルメモリー装置のひとつであつて、同時に複数
個のデータを入力でき、又は同時に複数個のデータを出
力できるもの（アレーメモリーと称する）がビデオデー
タのフイルタリングなどの処理に用いられる。従来のア
レーメモリーは、そのアレー構造が固定されているため
に、画像データの処理対象の窓（例えばフイルタリング
に必要なひとつの単位）に応じて効率的処理ができない
欠点があつた。また、１次元デイジタルフイルタ、２次
元デイジタルフイルタなどの異なる処理を１個のビデオ
画像処理装置によつてシユミレーシヨンする場合には、
その対象に応じたアレー構造をとることができれば、ビ
デオ画像処理装置の融通性を向上させることができる。
個のデータを入力でき、又は同時に複数個のデータを出
力できるもの（アレーメモリーと称する）がビデオデー
タのフイルタリングなどの処理に用いられる。従来のア
レーメモリーは、そのアレー構造が固定されているため
に、画像データの処理対象の窓（例えばフイルタリング
に必要なひとつの単位）に応じて効率的処理ができない
欠点があつた。また、１次元デイジタルフイルタ、２次
元デイジタルフイルタなどの異なる処理を１個のビデオ
画像処理装置によつてシユミレーシヨンする場合には、
その対象に応じたアレー構造をとることができれば、ビ
デオ画像処理装置の融通性を向上させることができる。
更に、従来のアレーメモリーは、メモリー内のデータ
は、このメモリー内で移動することができない構成であ
るため、１個のデータの更新を行なうときや相互のシフ
トを行なうときでも、アレーメモリーの内容を全て入れ
替えなければならず、データ転送の効率が悪い欠点があ
つた。
は、このメモリー内で移動することができない構成であ
るため、１個のデータの更新を行なうときや相互のシフ
トを行なうときでも、アレーメモリーの内容を全て入れ
替えなければならず、データ転送の効率が悪い欠点があ
つた。
この発明は、かかる従来のアレーメモリーの問題点を解
決するものである。この発明は、行なおうとするデータ
処理に応じてアレーの形態を変更することができ、ま
た、アレー内のデータを入れ替えることを可能とした画
像処理装置の実現を目的とするものである。
決するものである。この発明は、行なおうとするデータ
処理に応じてアレーの形態を変更することができ、ま
た、アレー内のデータを入れ替えることを可能とした画
像処理装置の実現を目的とするものである。
以下、この発明をビデオ画像処理装置に適用した一実施
例について図面を参照して説明する。
例について図面を参照して説明する。
第１図はこの発明の一実施例の全体の構成を示し、同図
において、１は、Ｉ／Ｏコントロールユニツトを示し、
ＩＴＶ２，ＶＴＲ３から入力したアナログビデオ信号を
７０ｎsecのサンプリング周期で８ビツト量子化し、メ
モリーユニツト５に転送する。また、処理後のデータが
メモリーユニツト５からＩ／Ｏコントロールユニツト１
のD/Aコンバータに送られ、再びアナログ信号とされ、
ＶＴＲ３及びモニター受像機４に供給される。アナログ
入出力信号は、複合信号又はコンポーネント信号（ＹＵ
Ｖ，ＹＩＱ，ＲＧＢ）の何れかである。
において、１は、Ｉ／Ｏコントロールユニツトを示し、
ＩＴＶ２，ＶＴＲ３から入力したアナログビデオ信号を
７０ｎsecのサンプリング周期で８ビツト量子化し、メ
モリーユニツト５に転送する。また、処理後のデータが
メモリーユニツト５からＩ／Ｏコントロールユニツト１
のD/Aコンバータに送られ、再びアナログ信号とされ、
ＶＴＲ３及びモニター受像機４に供給される。アナログ
入出力信号は、複合信号又はコンポーネント信号（ＹＵ
Ｖ，ＹＩＱ，ＲＧＢ）の何れかである。
メモリーユニツト５は、標準的には、数個のバンクから
構成され、入力データ，出力データ，テンポラリーデー
タを貯えるためのものである。１個のバンクは、（７６
８×２５６）画素から成り、ビデオ信号の１フイールド
分に相当する。このメモリーユニツト５は、バンク単位
で自由に拡張することができる。
構成され、入力データ，出力データ，テンポラリーデー
タを貯えるためのものである。１個のバンクは、（７６
８×２５６）画素から成り、ビデオ信号の１フイールド
分に相当する。このメモリーユニツト５は、バンク単位
で自由に拡張することができる。
また、７は、ｎ個のアレーメモリーＭ１，Ｍ２，……Ｍ
ｎ−１ ，Ｍｎからなるアレーメモリー群を示す。メモ
リーユニツト５とアレーメモリー群７との間のデータ転
送及びアレーメモリーＭ１〜Ｍｎの各々の内部のデータ
転送を制御するために、所定のアドレスを計算し、コン
トロール信号を発生する遅延演算ユニツト６が設けられ
ている。この遅延演算ユニツト６は、複雑な位置変換を
可能とするために、高度な演算機能も有している。
ｎ−１ ，Ｍｎからなるアレーメモリー群を示す。メモ
リーユニツト５とアレーメモリー群７との間のデータ転
送及びアレーメモリーＭ１〜Ｍｎの各々の内部のデータ
転送を制御するために、所定のアドレスを計算し、コン
トロール信号を発生する遅延演算ユニツト６が設けられ
ている。この遅延演算ユニツト６は、複雑な位置変換を
可能とするために、高度な演算機能も有している。
８は積和演算ユニツトを示す。このユニツト８は、アレ
ーメモリーＭ１〜Ｍｎの各々と結合されたｎ個の積和プ
ロセツサＰ１〜Ｐｎとこの積和プロセツサＰ１〜Ｐｎの
各々に対するコントロールユニツトＣ１〜Ｃｎとからな
る。積和プロセツサＰ１〜Ｐｎの各々に対して専用のコ
ントロールユニツトＣ１〜Ｃｎを設けることにより、非
集中制御を行なうことができる。この積和演算ユニツト
８の積和プロセツサＰ１〜Ｐｎの夫々からの出力データ
がメモリーユニツト５に書込まれる。
ーメモリーＭ１〜Ｍｎの各々と結合されたｎ個の積和プ
ロセツサＰ１〜Ｐｎとこの積和プロセツサＰ１〜Ｐｎの
各々に対するコントロールユニツトＣ１〜Ｃｎとからな
る。積和プロセツサＰ１〜Ｐｎの各々に対して専用のコ
ントロールユニツトＣ１〜Ｃｎを設けることにより、非
集中制御を行なうことができる。この積和演算ユニツト
８の積和プロセツサＰ１〜Ｐｎの夫々からの出力データ
がメモリーユニツト５に書込まれる。
９は、ビデオ画像処理装置の全体を管理するための主コ
ントロールユニツトを示す。
ントロールユニツトを示す。
この主コントロールユニツト９によつて、遅延演算ユニ
ツト６及び積和演算ユニツト８の積和プロセツサＰ１〜
Ｐｎの初期設定が行なわれ、また、これらに必要なマイ
クロプログラム、係数テーブルが主コントロールユニツ
ト９から供給される。
ツト６及び積和演算ユニツト８の積和プロセツサＰ１〜
Ｐｎの初期設定が行なわれ、また、これらに必要なマイ
クロプログラム、係数テーブルが主コントロールユニツ
ト９から供給される。
このマイクロプログラムは、ビデオ画像処理装置全体，
遅延演算ユニツト６，積和演算ユニツト８の積和プロセ
ツサＰ１〜Ｐｎを制御するのに分けられるが、全体的に
は、次の４個のオペレーテイング・モードを有してい
る。
遅延演算ユニツト６，積和演算ユニツト８の積和プロセ
ツサＰ１〜Ｐｎを制御するのに分けられるが、全体的に
は、次の４個のオペレーテイング・モードを有してい
る。
(a) 外部モード： 主コントロールユニツト９から遅
延演算ユニツト６，積分演算ユニツト８のコントロール
ユニツトＣ１〜Ｃｎにマイクロプログラム，係数テーブ
ルを転送するモードである。
延演算ユニツト６，積分演算ユニツト８のコントロール
ユニツトＣ１〜Ｃｎにマイクロプログラム，係数テーブ
ルを転送するモードである。
(b) 内部モード： 主コントロールユニツト９，遅延
演算ユニツト６，積分演算ユニツト８のコントロールユ
ニツトＣ１〜Ｃｎが夫々の持つマイクロプログラムで自
分自身を制御するモードである。
演算ユニツト６，積分演算ユニツト８のコントロールユ
ニツトＣ１〜Ｃｎが夫々の持つマイクロプログラムで自
分自身を制御するモードである。
(c) デバツグモード： 各マイクロプログラムをデバ
ツクするモードである。
ツクするモードである。
(d) インターラプトモード： 内部モードから外部モ
ードに換えるように、すべてを主コントロール・ユニツ
ト９の制御のもとにおくモードである。
ードに換えるように、すべてを主コントロール・ユニツ
ト９の制御のもとにおくモードである。
第２図は、メモリーユニツト５とアレーメモリー群７及
び積和プロセツサＰ１〜Ｐｎとの間の相互結合ネツトワ
ークを示すものである。
び積和プロセツサＰ１〜Ｐｎとの間の相互結合ネツトワ
ークを示すものである。
メモリーユニツト５から必要なデータが原則として１画
素１回ずつ読出され、７０ｎsecごとに入力側データバ
ス１０に入力される。この入力側データバス１０は、ア
レーメモリー群４の各アレーメモリーＭ１〜Ｍｎに対し
てパラレルに入力データを供給する。
素１回ずつ読出され、７０ｎsecごとに入力側データバ
ス１０に入力される。この入力側データバス１０は、ア
レーメモリー群４の各アレーメモリーＭ１〜Ｍｎに対し
てパラレルに入力データを供給する。
アレーメモリーＭ１〜Ｍｎには、積和プロセツサＰ１〜
Ｐｎが必要とする入力データが取り込まれ、積和プロセ
ツサＰ１〜Ｐｎの各々は、この入力データを用いて所定
の演算処理を行なう。
Ｐｎが必要とする入力データが取り込まれ、積和プロセ
ツサＰ１〜Ｐｎの各々は、この入力データを用いて所定
の演算処理を行なう。
積和プロセツサＰ１〜Ｐｎで処理されたデータは、７０
ｎsec毎に夫々から順次出力側データバス１１に出力さ
れると共に、このバス１１からメモリーユニツト５に書
込まれる。第２図において、リング状に図示されたアレ
ーメモリーＭ１〜Ｍｎ及び積和プロセツサＰ１〜Ｐｎ
は、矢印で示す時計方向に回転しているものと考えられ
る。この１回転に要する時間が（７０×ｎ）ｎsecとな
り、積和プロセツサＰ１〜Ｐｎは、この１回転の時間内
で処理を終了し、処理後のデータを出力側データバス１
１に出力する。
ｎsec毎に夫々から順次出力側データバス１１に出力さ
れると共に、このバス１１からメモリーユニツト５に書
込まれる。第２図において、リング状に図示されたアレ
ーメモリーＭ１〜Ｍｎ及び積和プロセツサＰ１〜Ｐｎ
は、矢印で示す時計方向に回転しているものと考えられ
る。この１回転に要する時間が（７０×ｎ）ｎsecとな
り、積和プロセツサＰ１〜Ｐｎは、この１回転の時間内
で処理を終了し、処理後のデータを出力側データバス１
１に出力する。
遅延演算ユニツト６は、メモリーユニツト５，アレーメ
モリー群７，入力側データバス１０及び出力側データバ
ス１１を制御して上述の動作を行なうようにしている。
モリー群７，入力側データバス１０及び出力側データバ
ス１１を制御して上述の動作を行なうようにしている。
この第２図に示す相互結合ネツトワークにより、メモリ
ーの競合が起こることを防止できる。
ーの競合が起こることを防止できる。
また、アレーメモリー群７の各アレーメモリーＭ１〜Ｍ
ｎの夫々は、そのアレー構造を自由に変えることができ
るので、処理目的に応じた最適のアレー構造をとりうる
ものであり、処理の高速化，データ転送の効率化に貢献
している。
ｎの夫々は、そのアレー構造を自由に変えることができ
るので、処理目的に応じた最適のアレー構造をとりうる
ものであり、処理の高速化，データ転送の効率化に貢献
している。
一例として、複数のレジスタをトライステートのゲート
を介して接続し、このトライステートを遅延演算ユニツ
ト６により制御することで、種々のアレー構造をとりう
るようにしたアレーメモリーを第３図に示す。
を介して接続し、このトライステートを遅延演算ユニツ
ト６により制御することで、種々のアレー構造をとりう
るようにしたアレーメモリーを第３図に示す。
第３図において、Ｒｉは、並列入力並列出力の８ビツト
のシフトレジスタを示し、夫々のアウトプツトコントロ
ール端子は、低レベルとされ、出力が発生できる状態と
されている。入力側データバス１０に対してシフトレジ
スタＲ31，Ｒ32，Ｒ33，Ｒ34，Ｒ35が並列に接続されて
いる。このシフトレジスタＲ31〜Ｒ35の夫々に対するシ
フトパルスＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５の供給を制御
することで、所望のシフトレジスタにのみ入力データが
取り込まれると共に、このシフトレジスタの複数から同
期して入力データが出力される。また、シフトレジスタ
Ｒ１〜Ｒ27の夫々に対して共通にシフトパルスＴ６が供
給される。
のシフトレジスタを示し、夫々のアウトプツトコントロ
ール端子は、低レベルとされ、出力が発生できる状態と
されている。入力側データバス１０に対してシフトレジ
スタＲ31，Ｒ32，Ｒ33，Ｒ34，Ｒ35が並列に接続されて
いる。このシフトレジスタＲ31〜Ｒ35の夫々に対するシ
フトパルスＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５の供給を制御
することで、所望のシフトレジスタにのみ入力データが
取り込まれると共に、このシフトレジスタの複数から同
期して入力データが出力される。また、シフトレジスタ
Ｒ１〜Ｒ27の夫々に対して共通にシフトパルスＴ６が供
給される。
シフトレジスタＲ31に対して５個のシフトレジスタＲ１
〜Ｒ５が従属接続され、シフトレジスタＲ５がトライス
テートＧ１を介してシフトレジスタＲ６と接続される。
このシフトレジスタＲ６には、トライステートＧ２を介
してシフトレジスタＲ32が接続される。また、シフトレ
ジスタＲ７及びＲ８の間，Ｒ32及びＲ８の間，Ｒ９及び
Ｒ10の間，Ｒ32及びＲ10の間にトライステートＧ３，Ｇ
４，Ｇ５，Ｇ６が夫々挿入される。同様に、シフトレジ
スタＲ10及びＲ11の間，Ｒ33及びＲ11の間，Ｒ14及びＲ
15の間，Ｒ33及びＲ15の間，Ｒ32及びＲ15の間にトライ
ステートＧ７，Ｇ８，Ｇ９，Ｇ10，Ｇ11が夫々挿入され
る。更に、同様に、シフトレジスタＲ15及びＲ16の間，
Ｒ34及びＲ16の間，Ｒ18及びＲ19の間，Ｒ33及びＲ19の
間，Ｒ20及びＲ21の間，Ｒ35及びＲ21の間，Ｒ21及びＲ
22の間，Ｒ34及びＲ22の間にトライステートＧ12，
Ｇ13，Ｇ14，Ｇ15，Ｇ16，Ｇ17，Ｇ18，Ｇ19が夫々挿入
される。
〜Ｒ５が従属接続され、シフトレジスタＲ５がトライス
テートＧ１を介してシフトレジスタＲ６と接続される。
このシフトレジスタＲ６には、トライステートＧ２を介
してシフトレジスタＲ32が接続される。また、シフトレ
ジスタＲ７及びＲ８の間，Ｒ32及びＲ８の間，Ｒ９及び
Ｒ10の間，Ｒ32及びＲ10の間にトライステートＧ３，Ｇ
４，Ｇ５，Ｇ６が夫々挿入される。同様に、シフトレジ
スタＲ10及びＲ11の間，Ｒ33及びＲ11の間，Ｒ14及びＲ
15の間，Ｒ33及びＲ15の間，Ｒ32及びＲ15の間にトライ
ステートＧ７，Ｇ８，Ｇ９，Ｇ10，Ｇ11が夫々挿入され
る。更に、同様に、シフトレジスタＲ15及びＲ16の間，
Ｒ34及びＲ16の間，Ｒ18及びＲ19の間，Ｒ33及びＲ19の
間，Ｒ20及びＲ21の間，Ｒ35及びＲ21の間，Ｒ21及びＲ
22の間，Ｒ34及びＲ22の間にトライステートＧ12，
Ｇ13，Ｇ14，Ｇ15，Ｇ16，Ｇ17，Ｇ18，Ｇ19が夫々挿入
される。
シフトレジスタＲ１〜Ｒ27の夫々の出力は、トライステ
ート（図示せず）を介して積和プロセツサＰ１〜Ｐｎの
対応する何れかに供給されている。シフトレジスタＲ１
〜Ｒ27，Ｒ31〜Ｒ35の夫々に対するシフトパルス及びア
ウトプツトコントロール信号とトライステートＧ１〜Ｇ
19の夫々に対するコントロール信号とは、遅延演算ユニ
ツト６において発生する。
ート（図示せず）を介して積和プロセツサＰ１〜Ｐｎの
対応する何れかに供給されている。シフトレジスタＲ１
〜Ｒ27，Ｒ31〜Ｒ35の夫々に対するシフトパルス及びア
ウトプツトコントロール信号とトライステートＧ１〜Ｇ
19の夫々に対するコントロール信号とは、遅延演算ユニ
ツト６において発生する。
この第３図に示すアレーメモリーは、第４図Ａ〜第４図
Ｅの夫々に示すアレー構造をとりうるものである。ま
ず、シフトクロツクＴ１をシフトレジスタＲ31に与えて
入力データを取り込み、トライステートＧ１，Ｇ３，Ｇ
５，Ｇ７，Ｇ９，Ｇ12，Ｇ14，Ｇ16，Ｇ18に対するコン
トロール信号を低レベルとし、これらをアクテイブ状態
とし、これ以外のトライステートをハイインピーダンス
状態とすることにより、第４図Ａに示すように、シフト
レジスタＲ１からＲ27までの全てが縦続接続されたアレ
ー構造が形成される。一例として１次元デイジタルフイ
ルタをシユミレーシヨンするときに、このアレー構造が
用いられる。
Ｅの夫々に示すアレー構造をとりうるものである。ま
ず、シフトクロツクＴ１をシフトレジスタＲ31に与えて
入力データを取り込み、トライステートＧ１，Ｇ３，Ｇ
５，Ｇ７，Ｇ９，Ｇ12，Ｇ14，Ｇ16，Ｇ18に対するコン
トロール信号を低レベルとし、これらをアクテイブ状態
とし、これ以外のトライステートをハイインピーダンス
状態とすることにより、第４図Ａに示すように、シフト
レジスタＲ１からＲ27までの全てが縦続接続されたアレ
ー構造が形成される。一例として１次元デイジタルフイ
ルタをシユミレーシヨンするときに、このアレー構造が
用いられる。
また、入力データをシフトレジスタＲ31及びＲ32に順次
取り込み、同期して夫々から入力データを出力するよう
にし、トライステートＧ１，Ｇ３，Ｇ５，Ｇ７，Ｇ11，
Ｇ12，Ｇ14，Ｇ16，Ｇ18をアクテイブ状態とし、これ以
外のトライステートをハイインピーダンス状態とするこ
とにより、第４図Ｂに示すように、シフトレジスタＲ１
からＲ14までの１４個のシフトレジスタからなる第１行
と、シフトレジスタＲ15からＲ27までの１３個のシフト
レジスタからなる第２行とを有するアレー構造が形成さ
れる。
取り込み、同期して夫々から入力データを出力するよう
にし、トライステートＧ１，Ｇ３，Ｇ５，Ｇ７，Ｇ11，
Ｇ12，Ｇ14，Ｇ16，Ｇ18をアクテイブ状態とし、これ以
外のトライステートをハイインピーダンス状態とするこ
とにより、第４図Ｂに示すように、シフトレジスタＲ１
からＲ14までの１４個のシフトレジスタからなる第１行
と、シフトレジスタＲ15からＲ27までの１３個のシフト
レジスタからなる第２行とを有するアレー構造が形成さ
れる。
また、シフトレジスタＲ31，Ｒ32，Ｒ33の夫々に入力デ
ータを取り込み、トライステートＧ１，Ｇ３，Ｇ６，Ｇ
７，Ｇ９，Ｇ12，Ｇ15，Ｇ16，Ｇ18をアクテイブ状態と
し、その他のトライステートをハイインピーダンス状態
とすることで、第４図Ｃに示すように、（３×９）のア
レー構造が実現される。
ータを取り込み、トライステートＧ１，Ｇ３，Ｇ６，Ｇ
７，Ｇ９，Ｇ12，Ｇ15，Ｇ16，Ｇ18をアクテイブ状態と
し、その他のトライステートをハイインピーダンス状態
とすることで、第４図Ｃに示すように、（３×９）のア
レー構造が実現される。
また、シフトレジスタＲ31，Ｒ32，Ｒ33，Ｒ34の夫々に
入力データを取り込み、トライステートＧ１，Ｇ４，Ｇ
５，Ｇ７，Ｇ10，Ｇ12，Ｇ14，Ｇ16，Ｇ19をアクテイブ
状態とし、その他のトライステートをハイインピーダン
ス状態とすることにより、第４図Ｄに示すように、第１
行から第３行までが７個のシフトレジスタで構成され、
第４行が６個のシフトレジスタで構成されるアレー構造
が実現される。
入力データを取り込み、トライステートＧ１，Ｇ４，Ｇ
５，Ｇ７，Ｇ10，Ｇ12，Ｇ14，Ｇ16，Ｇ19をアクテイブ
状態とし、その他のトライステートをハイインピーダン
ス状態とすることにより、第４図Ｄに示すように、第１
行から第３行までが７個のシフトレジスタで構成され、
第４行が６個のシフトレジスタで構成されるアレー構造
が実現される。
更に、シフトレジスタＲ31，Ｒ32，Ｒ33，Ｒ34，Ｒ35の
各々に入力データを取り込むようになし、トライステー
トＧ２，Ｇ３，Ｇ５，Ｇ８，Ｇ９，Ｇ13，Ｇ14，Ｇ17，
Ｇ18をアクテイブ状態とし、第４図Ｅに示すように、第
１行から第４行までが５個のシフトレジスタで構成さ
れ、第５行が７個のシフトレジスタで構成されるアレー
構造が実現される。
各々に入力データを取り込むようになし、トライステー
トＧ２，Ｇ３，Ｇ５，Ｇ８，Ｇ９，Ｇ13，Ｇ14，Ｇ17，
Ｇ18をアクテイブ状態とし、第４図Ｅに示すように、第
１行から第４行までが５個のシフトレジスタで構成さ
れ、第５行が７個のシフトレジスタで構成されるアレー
構造が実現される。
上述の第４図Ｂ，同図Ｃ，同図Ｄ，同図Ｅの夫々のアレ
ー構造は、例えば２次元デイジタルフイルタのシユミレ
ーシヨンを行なうときに適用される。つまり、この一実
施例によるビデオ画像処理装置は、デイジタルフイル
タ，画像変換などの特殊効果装置，カラーエンコーダ，
カラーデコーダ，高速フーリエ変換などの種々のシユミ
レーシヨンを行なうことができる。
ー構造は、例えば２次元デイジタルフイルタのシユミレ
ーシヨンを行なうときに適用される。つまり、この一実
施例によるビデオ画像処理装置は、デイジタルフイル
タ，画像変換などの特殊効果装置，カラーエンコーダ，
カラーデコーダ，高速フーリエ変換などの種々のシユミ
レーシヨンを行なうことができる。
上述の一実施例の説明から理解できるように、この発明
に依れば、アレーの構造を外部からのコントロール信号
によつて変更することができ、また、アレー内でデータ
がシフトすることができ、したがつてアレー内のデータ
の更新がわずかなデータの入替だけですむ利点がある。
この発明に依れば、データの処理の高速化を図ることが
できる。
に依れば、アレーの構造を外部からのコントロール信号
によつて変更することができ、また、アレー内でデータ
がシフトすることができ、したがつてアレー内のデータ
の更新がわずかなデータの入替だけですむ利点がある。
この発明に依れば、データの処理の高速化を図ることが
できる。
第１図はこの発明の一実施例の全体の構成を示すブロツ
ク図、第２図はこの発明の一実施例における相互結合ネ
ツトワークの説明に用いる略線図、第３図及び第４図は
この発明の一実施例におけるアレーメモリーの具体的構
成の一例のブロツク図及びその動作説明に用いる略線図
である。 １……Ｉ／Ｏコントロールユニツト、５……メモリーユ
ニツト、６……遅延演算ユニツト、７……アレーメモリ
ー群、８……積和演算ユニツト、９……主コントロール
ユニツト。
ク図、第２図はこの発明の一実施例における相互結合ネ
ツトワークの説明に用いる略線図、第３図及び第４図は
この発明の一実施例におけるアレーメモリーの具体的構
成の一例のブロツク図及びその動作説明に用いる略線図
である。 １……Ｉ／Ｏコントロールユニツト、５……メモリーユ
ニツト、６……遅延演算ユニツト、７……アレーメモリ
ー群、８……積和演算ユニツト、９……主コントロール
ユニツト。
Claims (1)
- 【請求項１】画像信号を記憶するメモリと、上記メモリ
からの信号が夫々に入力される複数のアレーメモリと、
上記複数のアレーメモリの夫々から供給される信号に信
号処理を施す複数の演算ユニットと、信号処理プログラ
ムに基づいて上記メモリと上記アレーメモリと上記演算
ユニットとを制御する制御手段を備えた画像処理装置に
おいて、 上記複数のアレーメモリの夫々は、上記メモリからの信
号に対して並列に複数設けられると共に、 上記メモリからの信号を選択して出力する複数の選択手
段と、 縦続接続された複数（ｍ個）のメモリ素子を１メモリ素
子群として、上記複数の選択手段の夫々の出力に接続さ
れる複数（ｎ個）のメモリ素子群と、 上記複数のメモリ素子群の夫々の中にあって、所定のメ
モリ素子間を断続するメモリ素子間断続手段と、 上記複数のメモリ素子群のうちの異なるメモリ素子群の
所定のメモリ素子間を断続するメモリ素子群間断続手段
とで構成され、 上記制御手段によって上記複数の選択手段と上記メモリ
素子間断続手段とメモリ素子群間断続手段とを制御し
て、上記メモリ素子をｍ×ｎ個用いて上記アレーメモリ
をＭ行Ｎ列（但し、Ｍ及びＮは整数であって、Ｍ×Ｎ≦
ｍ×ｎである）の所定のアレー構造に設定するようにし
たことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100497A JPH0616293B2 (ja) | 1982-06-11 | 1982-06-11 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100497A JPH0616293B2 (ja) | 1982-06-11 | 1982-06-11 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58217077A JPS58217077A (ja) | 1983-12-16 |
| JPH0616293B2 true JPH0616293B2 (ja) | 1994-03-02 |
Family
ID=14275561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100497A Expired - Lifetime JPH0616293B2 (ja) | 1982-06-11 | 1982-06-11 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616293B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140178A (ja) * | 1985-12-13 | 1987-06-23 | Canon Inc | 画像編集処理装置 |
| JPH0743769B2 (ja) * | 1988-05-31 | 1995-05-15 | 日本アビオニクス株式会社 | デジタル画像処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781821A (en) * | 1972-06-02 | 1973-12-25 | Ibm | Selective shift register |
| DE2963153D1 (en) * | 1978-06-26 | 1982-08-12 | Environmental Res Inst | Apparatus and method for generating a transformation of a first data matrix to form a second data matrix |
| JPS58124325A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 可変遅延段数シフト・レジスタ |
-
1982
- 1982-06-11 JP JP57100497A patent/JPH0616293B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58217077A (ja) | 1983-12-16 |
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