JPS5861658A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5861658A JPS5861658A JP56161191A JP16119181A JPS5861658A JP S5861658 A JPS5861658 A JP S5861658A JP 56161191 A JP56161191 A JP 56161191A JP 16119181 A JP16119181 A JP 16119181A JP S5861658 A JPS5861658 A JP S5861658A
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- Japan
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- film
- oxide film
- oxide
- films
- manufacturing
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に絶縁ゲート
型トランジスタを用いたダイナミックメモリの製造方法
に関して、そのメモリセルの容量を増大し、容量制御性
の改善に有効な半導体装置の製造方法に関する。
型トランジスタを用いたダイナミックメモリの製造方法
に関して、そのメモリセルの容量を増大し、容量制御性
の改善に有効な半導体装置の製造方法に関する。
本発明に先行する。この程のダイナミックメモリの製造
方法は１例えは特ＩＪＡ陥５５−１７９７７号に評述す
る如くフィールド酸化膜形成後、薄い酸化膜とテラ化膜
を成長しフォトレジスト（以下。
方法は１例えは特ＩＪＡ陥５５−１７９７７号に評述す
る如くフィールド酸化膜形成後、薄い酸化膜とテラ化膜
を成長しフォトレジスト（以下。
ＰＲと称す）パターンを形成することによシ答菫部に酸
化膜とテラ化膜を残し他を除去する０次に酸化を行ない
厚い酸化膜を形成した後、Ｎ型とＰ型の不純物をイオン
注入し斥後、酸化膜をエツチング除去する。次にゲート
酸化膜を形成し、ポリシリコンを成長し、フォトエツチ
ングを用いてポリシリコンを形成するというものであっ
た。しかしながら、この先行技術の一層ポリシリコンに
よるダイナミックメモリの製造方法では、厚い酸化膜を
エツチング除去する際に容量絶縁膜でおるチッ化膜も工
、チングされる九め容量がうまく制御されないという問
題があった。
化膜とテラ化膜を残し他を除去する０次に酸化を行ない
厚い酸化膜を形成した後、Ｎ型とＰ型の不純物をイオン
注入し斥後、酸化膜をエツチング除去する。次にゲート
酸化膜を形成し、ポリシリコンを成長し、フォトエツチ
ングを用いてポリシリコンを形成するというものであっ
た。しかしながら、この先行技術の一層ポリシリコンに
よるダイナミックメモリの製造方法では、厚い酸化膜を
エツチング除去する際に容量絶縁膜でおるチッ化膜も工
、チングされる九め容量がうまく制御されないという問
題があった。
本発明の１的は、上記の欠点を解決したダイナミックメ
モリの製造方法を提供するものである。
モリの製造方法を提供するものである。
本発明の特徴は、半導体装置の製造方法において、−導
電型半導体基板の一表面にフィールド絶縁族を形成する
工程と、このフィールド絶縁膜が形成されない領域に選
択的に第１の酸化膜、第１のチッ化展、第２の酸化膜、
および第２のチツ化展を）＠次形成する工程と第２のチ
ツ化膜をマスクとして用いて熱酸化処理を施して選択的
に厚い酸化膜を形成する工程と、この厚い酸化膜および
フィールド酸化膜をマスクとして一導′を型および逆導
電型不純物ｔ−第１および第２のチッ化膜ならびに第１
および第２の酸化ｍをとおしてイオン注入する工程と、
この厚い酸化膜および第２のチッ化ｉｔ除去する工程と
を含む半導体装置の製造方法にある。
電型半導体基板の一表面にフィールド絶縁族を形成する
工程と、このフィールド絶縁膜が形成されない領域に選
択的に第１の酸化膜、第１のチッ化展、第２の酸化膜、
および第２のチツ化展を）＠次形成する工程と第２のチ
ツ化膜をマスクとして用いて熱酸化処理を施して選択的
に厚い酸化膜を形成する工程と、この厚い酸化膜および
フィールド酸化膜をマスクとして一導′を型および逆導
電型不純物ｔ−第１および第２のチッ化膜ならびに第１
および第２の酸化ｍをとおしてイオン注入する工程と、
この厚い酸化膜および第２のチッ化ｉｔ除去する工程と
を含む半導体装置の製造方法にある。
例えば、本発明によるダイナミックメモリの製造方法は
１次に述べるプロセスｔ−ｅ徴とする一層ポリシリコン
プロセスでおる。
１次に述べるプロセスｔ−ｅ徴とする一層ポリシリコン
プロセスでおる。
本発明によるダイナミックメモリの製造方法では、フィ
ールド酸化膜形成後、ＴＩ＃い酸化膜とチッ化膜を形成
し、さらにチツ化展表面をスチーム処理に酸化膜を形成
し、さらにチッ化膜を形成する。
ールド酸化膜形成後、ＴＩ＃い酸化膜とチッ化膜を形成
し、さらにチツ化展表面をスチーム処理に酸化膜を形成
し、さらにチッ化膜を形成する。
次にＰＲパターンを形成することにより容量部に、酸化
膜、チツ化膜、酸化膜、チッ化膜を残し、他を除去する
０次に酸化を行ない厚い酸化膜を形成・、し友後、 Ｎ
ｆｆ１とＰ型の不純物をイオン注入し、さらに酸化膜？
エツチング除去し、さらにチッ化膜を除去する。次にゲ
ート酸化膜を形成し、ポリシリコン１に成長し、フォト
エツチング管用いてポリシリコン電極を形成する。
膜、チツ化膜、酸化膜、チッ化膜を残し、他を除去する
０次に酸化を行ない厚い酸化膜を形成・、し友後、 Ｎ
ｆｆ１とＰ型の不純物をイオン注入し、さらに酸化膜？
エツチング除去し、さらにチッ化膜を除去する。次にゲ
ート酸化膜を形成し、ポリシリコン１に成長し、フォト
エツチング管用いてポリシリコン電極を形成する。
本発明の一層ポリシリコンによるダイナミックメモリの
製造方法を用いれば、厚い酸化膜をエツチング除去する
際に容量部のチッ化膜、酸化膜はエツチングされないた
め、容量の大きさはプロセス条件によｐ変化することが
ないという大きな利点を有する。
製造方法を用いれば、厚い酸化膜をエツチング除去する
際に容量部のチッ化膜、酸化膜はエツチングされないた
め、容量の大きさはプロセス条件によｐ変化することが
ないという大きな利点を有する。
次に、本発明をよシよ〈理解するために図面を用いて説
明する。
明する。
まず、本発明に関連のある一層ポリシリコンプロセスに
よるＭＯＳダイナミックメモリセルの製造方法を一実施
例に基づき、第１図（ａ）〜■を鍋照して、詳細に説明
す゛る。
よるＭＯＳダイナミックメモリセルの製造方法を一実施
例に基づき、第１図（ａ）〜■を鍋照して、詳細に説明
す゛る。
まず、第１図（＆）に示すごとく１例えばＰ型基板１０
１にフィールド酸化Ｊ［１０２ｔ−形成した後、酸化膜
１０３、チッ化膜１０４ｔ−形成する。次に第１図（ｂ
）に示すとと＜ＰＲｌ−塗布し、露光、現像全行ない、
ＰＲパターン１０５を形成する。次に第１図（Ｃ）に示
すとと＜、ＰＲパターン１０５ｔマスクとしてチツ化膜
１０４％酸化膜１０３１−エツチング除去した後、この
ＰＲパターン１０５’ｉ除去する。
１にフィールド酸化Ｊ［１０２ｔ−形成した後、酸化膜
１０３、チッ化膜１０４ｔ−形成する。次に第１図（ｂ
）に示すとと＜ＰＲｌ−塗布し、露光、現像全行ない、
ＰＲパターン１０５を形成する。次に第１図（Ｃ）に示
すとと＜、ＰＲパターン１０５ｔマスクとしてチツ化膜
１０４％酸化膜１０３１−エツチング除去した後、この
ＰＲパターン１０５’ｉ除去する。
次に第１図（ｄ）に示すごとく１チツ化膜１０４管マス
クとして酸化を行ない厚い酸化膜１０６を形成する。次
に第１図（ｅ）に示すごとく、厚い酸化族１０６をマス
クとしてＰ型の不純物とＮ型の不純物とをイオン注入し
、Ｎ型の拡散層１０７及びＰ型の拡散層１０８ｔ−形成
する。次に第１図（ｆ）に示すごとく。
クとして酸化を行ない厚い酸化膜１０６を形成する。次
に第１図（ｅ）に示すごとく、厚い酸化族１０６をマス
クとしてＰ型の不純物とＮ型の不純物とをイオン注入し
、Ｎ型の拡散層１０７及びＰ型の拡散層１０８ｔ−形成
する。次に第１図（ｆ）に示すごとく。
酸化膜１０６をエツチング除去する。次に第１図＠に示
すごとく、酸化を行ないゲート酸化膜１０９ｆｔ−形成
する。次に第２図Ｑｌ）に示すごとく、ポリシリコン′
Ｉｋ成長し、Ｐｉｎ塗布して篇光、現像を行ない、ＰＲ
パターンをマスクとして工、チングすることによりポリ
シリコンゲート電極１１０および容量部のポリシリコン
１１０’を形成する。このような一層ポリシリコンプロ
セスによるＭＯＳダイナミ、クメモリセルの製造方法で
は第１図（ｅ）から第１図（ｆ）に示される工程に移る
時に、厚い酸化膜１０６をエツチングする工程を含む。
すごとく、酸化を行ないゲート酸化膜１０９ｆｔ−形成
する。次に第２図Ｑｌ）に示すごとく、ポリシリコン′
Ｉｋ成長し、Ｐｉｎ塗布して篇光、現像を行ない、ＰＲ
パターンをマスクとして工、チングすることによりポリ
シリコンゲート電極１１０および容量部のポリシリコン
１１０’を形成する。このような一層ポリシリコンプロ
セスによるＭＯＳダイナミ、クメモリセルの製造方法で
は第１図（ｅ）から第１図（ｆ）に示される工程に移る
時に、厚い酸化膜１０６をエツチングする工程を含む。
この時に容ｆｉｆＩＳの絶１ｉｋＢＩ４であるチッ化膜
１０４１に工、チングされるため、容量絶縁膜が薄くな
って容量が不安定となる。
１０４１に工、チングされるため、容量絶縁膜が薄くな
って容量が不安定となる。
次に、本発明の一層ポリシリコンプロセスによるＭＯＳ
ダイナミックメモリセルの製造方法ｔ 一実施例に基づ
き、第２図（ａ）〜（ｈ）ｆ参照して、詳細に説明する
。
ダイナミックメモリセルの製造方法ｔ 一実施例に基づ
き、第２図（ａ）〜（ｈ）ｆ参照して、詳細に説明する
。
まず、第２図（ａ）に示すごとく、例えばＰ型＼、シリ
コン基板２０１に：フイールド酸化膜２０２を形成した
後、酸化膜２０３．チッ化膜２０４を形成する。さらに
チッ化膜２０４の表面會スチーム処理して博い酸化膜２
０５を形成し、さらにチッ化膜２０６ｆ形成する。次に
第２図（ｂ）に示すごと＜ｂＰｉ遊布して褪光Ｓ現１＃
！會行ない、ＰＲパターン２０７を形成する。次に第２
図（ｃ） ｉｃ示すごとく、ＰＲパターン２０７をマス
クとしてチ、化膜２０６．ｅｌ化膜２０５、チッ化膜２
０４および酸化膜２０３を工、チング泳去した後、この
ＰＲパターン２０７を除去する。次に第２図（ｄＪに示
すごとく、チツ化Ｍ ２０６ケマスクとして厚い酸化膜
２０８ｆｔ形成する。次に第２図（ｅ）に示すごとく、
厚い酸化膜２０８をマスクとしてＰ型の不純物とＮ型の
不純物と全イオン注入し、Ｎ型の拡散Ｊ−２０９及びＰ
ｉの拡散ｆｆ１ｉ ２１０を形成する。久に第２図（ｆ
）に示すごとく％酸化膜２０８會工、チング除去しさら
にチ、化膜２０６ｔエツチング除云する。次に第２図＠
に示すごとく、酸化を行ないゲート酸化Ｈｚｘ１を形成
する。Ｓ次に第２図（５）に示すごとく。
コン基板２０１に：フイールド酸化膜２０２を形成した
後、酸化膜２０３．チッ化膜２０４を形成する。さらに
チッ化膜２０４の表面會スチーム処理して博い酸化膜２
０５を形成し、さらにチッ化膜２０６ｆ形成する。次に
第２図（ｂ）に示すごと＜ｂＰｉ遊布して褪光Ｓ現１＃
！會行ない、ＰＲパターン２０７を形成する。次に第２
図（ｃ） ｉｃ示すごとく、ＰＲパターン２０７をマス
クとしてチ、化膜２０６．ｅｌ化膜２０５、チッ化膜２
０４および酸化膜２０３を工、チング泳去した後、この
ＰＲパターン２０７を除去する。次に第２図（ｄＪに示
すごとく、チツ化Ｍ ２０６ケマスクとして厚い酸化膜
２０８ｆｔ形成する。次に第２図（ｅ）に示すごとく、
厚い酸化膜２０８をマスクとしてＰ型の不純物とＮ型の
不純物と全イオン注入し、Ｎ型の拡散Ｊ−２０９及びＰ
ｉの拡散ｆｆ１ｉ ２１０を形成する。久に第２図（ｆ
）に示すごとく％酸化膜２０８會工、チング除去しさら
にチ、化膜２０６ｔエツチング除云する。次に第２図＠
に示すごとく、酸化を行ないゲート酸化Ｈｚｘ１を形成
する。Ｓ次に第２図（５）に示すごとく。
ポリシリコンを成長し、ＰＲｌ−塗布して路光、現像を
行ない、ＰＲパターンをマスクとしてエツチングを行な
うことりこより、ポリシリコンゲート電極２１２および
容量部のポリシリコン２１２′を形成する。
行ない、ＰＲパターンをマスクとしてエツチングを行な
うことりこより、ポリシリコンゲート電極２１２および
容量部のポリシリコン２１２′を形成する。
本発明の一層ポリシリコンプロセスを用いたダイナミッ
クメモリｔルの製造方法では、第２図の（ｆ）において
厚い酸化膜２０８會ヱツチングする際に容量部のチ、化
Ｊ！１２０４．酸化膜２０３はエツチングされない。従
って不発明の一層ポリシリコンを用いたダイナｉｙクメ
モリセルの製造プロセスを用いれば、１回のＰＲでセル
谷ｔを大きく増大できるだけでなく、容ｔｒ制御性よく
形成することかで詮るという大きな利点を有する。
クメモリｔルの製造方法では、第２図の（ｆ）において
厚い酸化膜２０８會ヱツチングする際に容量部のチ、化
Ｊ！１２０４．酸化膜２０３はエツチングされない。従
って不発明の一層ポリシリコンを用いたダイナｉｙクメ
モリセルの製造プロセスを用いれば、１回のＰＲでセル
谷ｔを大きく増大できるだけでなく、容ｔｒ制御性よく
形成することかで詮るという大きな利点を有する。
第１図（ａ）〜（６）は各々本発明に関連のある一層ボ
。 リシリコンプロセスによるＭＯＳダイナミックメモリセ
ルの製造方法を工程順に示した断面図、第２図（ａ）〜
■は各々本発明の一実施例によるＭＯＳダイナミックメ
モリセルの製造方法を工程順に示した断面図、である。 なお図において、１０１．２０１・・・・Ｐ型シリコン
基板、１０２．２０２・・・・フィールド酸化膜、 １
０３，１０６゜２０３．２０５，２０８・・・・酸化膜
％ １０Ｃ２０４，２０６゛・パ・・チッ化膜、１０５
，２０７・・・・７オトレジ、スト（ＰＲ）パターン、
１０７．２０９・・・・Ｎ型の拡散層、１０８゜２１０
・・・・Ｐ型の拡散層、１０９，２１１・・・・ゲート
［化に、１１０，２１２・・・・ポリシリコンゲート電
極、 １１０’２１２′・・・・容量部のポリシリコ
ン、である。 ゆ、ｌ 第 １．Ｚｒ（１） 第 ／ ｍ ＃：ノ 掬町 １ 区 （Ｃ） 第 Ｉ Ｆ召 （グジ 畠へ ｔ Ｖ （ｔジ 築 １図／７Ｅ） 第７図（Ｃ）
。 リシリコンプロセスによるＭＯＳダイナミックメモリセ
ルの製造方法を工程順に示した断面図、第２図（ａ）〜
■は各々本発明の一実施例によるＭＯＳダイナミックメ
モリセルの製造方法を工程順に示した断面図、である。 なお図において、１０１．２０１・・・・Ｐ型シリコン
基板、１０２．２０２・・・・フィールド酸化膜、 １
０３，１０６゜２０３．２０５，２０８・・・・酸化膜
％ １０Ｃ２０４，２０６゛・パ・・チッ化膜、１０５
，２０７・・・・７オトレジ、スト（ＰＲ）パターン、
１０７．２０９・・・・Ｎ型の拡散層、１０８゜２１０
・・・・Ｐ型の拡散層、１０９，２１１・・・・ゲート
［化に、１１０，２１２・・・・ポリシリコンゲート電
極、 １１０’２１２′・・・・容量部のポリシリコ
ン、である。 ゆ、ｌ 第 １．Ｚｒ（１） 第 ／ ｍ ＃：ノ 掬町 １ 区 （Ｃ） 第 Ｉ Ｆ召 （グジ 畠へ ｔ Ｖ （ｔジ 築 １図／７Ｅ） 第７図（Ｃ）
Claims (1)
- 半導体装置の製造方法において、−導電型半導体基板の
一表面にフィールド絶縁換金形成する工程と、該フィー
ルド絶縁膜が形成されない領域に選択的に第１の酸化膜
、第１のテラ化膜、第２の酸化膜および第２のテラ化膜
を順次形成する工程と、前記第２のテラ化膜をマスクと
して用いて熱酸化処理會施して選択的に厚い酸化ｉｔ影
形成る工程と、前記厚い酸化膜および前記フィールド酸
化膜をマスクとして一導電型および逆導電型不純物を前
記第１および第２のテラ化膜ならびに前記第１および第
２の酸化膜をとおしてイオン注入する工程と、前記厚い
酸化膜および前記第２のテラ化膜を除去する工程とを含
むこと′ｆ特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161191A JPS5861658A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161191A JPS5861658A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5861658A true JPS5861658A (ja) | 1983-04-12 |
Family
ID=15730312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161191A Pending JPS5861658A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0130736A2 (en) * | 1983-06-30 | 1985-01-09 | International Business Machines Corporation | Processes for making integrated circuit single FET and storage capacitor memory cells |
-
1981
- 1981-10-09 JP JP56161191A patent/JPS5861658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0130736A2 (en) * | 1983-06-30 | 1985-01-09 | International Business Machines Corporation | Processes for making integrated circuit single FET and storage capacitor memory cells |
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