JPS5861658A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5861658A JPS5861658A JP56161191A JP16119181A JPS5861658A JP S5861658 A JPS5861658 A JP S5861658A JP 56161191 A JP56161191 A JP 56161191A JP 16119181 A JP16119181 A JP 16119181A JP S5861658 A JPS5861658 A JP S5861658A
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- JP
- Japan
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- film
- oxide film
- oxide
- films
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に絶縁ゲート
型トランジスタを用いたダイナミックメモリの製造方法
に関して、そのメモリセルの容量を増大し、容量制御性
の改善に有効な半導体装置の製造方法に関する。
型トランジスタを用いたダイナミックメモリの製造方法
に関して、そのメモリセルの容量を増大し、容量制御性
の改善に有効な半導体装置の製造方法に関する。
本発明に先行する。この程のダイナミックメモリの製造
方法は1例えは特IJA陥55−17977号に評述す
る如くフィールド酸化膜形成後、薄い酸化膜とテラ化膜
を成長しフォトレジスト(以下。
方法は1例えは特IJA陥55−17977号に評述す
る如くフィールド酸化膜形成後、薄い酸化膜とテラ化膜
を成長しフォトレジスト(以下。
PRと称す)パターンを形成することによシ答菫部に酸
化膜とテラ化膜を残し他を除去する0次に酸化を行ない
厚い酸化膜を形成した後、N型とP型の不純物をイオン
注入し斥後、酸化膜をエツチング除去する。次にゲート
酸化膜を形成し、ポリシリコンを成長し、フォトエツチ
ングを用いてポリシリコンを形成するというものであっ
た。しかしながら、この先行技術の一層ポリシリコンに
よるダイナミックメモリの製造方法では、厚い酸化膜を
エツチング除去する際に容量絶縁膜でおるチッ化膜も工
、チングされる九め容量がうまく制御されないという問
題があった。
化膜とテラ化膜を残し他を除去する0次に酸化を行ない
厚い酸化膜を形成した後、N型とP型の不純物をイオン
注入し斥後、酸化膜をエツチング除去する。次にゲート
酸化膜を形成し、ポリシリコンを成長し、フォトエツチ
ングを用いてポリシリコンを形成するというものであっ
た。しかしながら、この先行技術の一層ポリシリコンに
よるダイナミックメモリの製造方法では、厚い酸化膜を
エツチング除去する際に容量絶縁膜でおるチッ化膜も工
、チングされる九め容量がうまく制御されないという問
題があった。
本発明の1的は、上記の欠点を解決したダイナミックメ
モリの製造方法を提供するものである。
モリの製造方法を提供するものである。
本発明の特徴は、半導体装置の製造方法において、−導
電型半導体基板の一表面にフィールド絶縁族を形成する
工程と、このフィールド絶縁膜が形成されない領域に選
択的に第1の酸化膜、第1のチッ化展、第2の酸化膜、
および第2のチツ化展を)@次形成する工程と第2のチ
ツ化膜をマスクとして用いて熱酸化処理を施して選択的
に厚い酸化膜を形成する工程と、この厚い酸化膜および
フィールド酸化膜をマスクとして一導′を型および逆導
電型不純物t−第1および第2のチッ化膜ならびに第1
および第2の酸化mをとおしてイオン注入する工程と、
この厚い酸化膜および第2のチッ化it除去する工程と
を含む半導体装置の製造方法にある。
電型半導体基板の一表面にフィールド絶縁族を形成する
工程と、このフィールド絶縁膜が形成されない領域に選
択的に第1の酸化膜、第1のチッ化展、第2の酸化膜、
および第2のチツ化展を)@次形成する工程と第2のチ
ツ化膜をマスクとして用いて熱酸化処理を施して選択的
に厚い酸化膜を形成する工程と、この厚い酸化膜および
フィールド酸化膜をマスクとして一導′を型および逆導
電型不純物t−第1および第2のチッ化膜ならびに第1
および第2の酸化mをとおしてイオン注入する工程と、
この厚い酸化膜および第2のチッ化it除去する工程と
を含む半導体装置の製造方法にある。
例えば、本発明によるダイナミックメモリの製造方法は
1次に述べるプロセスt−e徴とする一層ポリシリコン
プロセスでおる。
1次に述べるプロセスt−e徴とする一層ポリシリコン
プロセスでおる。
本発明によるダイナミックメモリの製造方法では、フィ
ールド酸化膜形成後、TI#い酸化膜とチッ化膜を形成
し、さらにチツ化展表面をスチーム処理に酸化膜を形成
し、さらにチッ化膜を形成する。
ールド酸化膜形成後、TI#い酸化膜とチッ化膜を形成
し、さらにチツ化展表面をスチーム処理に酸化膜を形成
し、さらにチッ化膜を形成する。
次にPRパターンを形成することにより容量部に、酸化
膜、チツ化膜、酸化膜、チッ化膜を残し、他を除去する
0次に酸化を行ない厚い酸化膜を形成・、し友後、 N
ff1とP型の不純物をイオン注入し、さらに酸化膜?
エツチング除去し、さらにチッ化膜を除去する。次にゲ
ート酸化膜を形成し、ポリシリコン1に成長し、フォト
エツチング管用いてポリシリコン電極を形成する。
膜、チツ化膜、酸化膜、チッ化膜を残し、他を除去する
0次に酸化を行ない厚い酸化膜を形成・、し友後、 N
ff1とP型の不純物をイオン注入し、さらに酸化膜?
エツチング除去し、さらにチッ化膜を除去する。次にゲ
ート酸化膜を形成し、ポリシリコン1に成長し、フォト
エツチング管用いてポリシリコン電極を形成する。
本発明の一層ポリシリコンによるダイナミックメモリの
製造方法を用いれば、厚い酸化膜をエツチング除去する
際に容量部のチッ化膜、酸化膜はエツチングされないた
め、容量の大きさはプロセス条件によp変化することが
ないという大きな利点を有する。
製造方法を用いれば、厚い酸化膜をエツチング除去する
際に容量部のチッ化膜、酸化膜はエツチングされないた
め、容量の大きさはプロセス条件によp変化することが
ないという大きな利点を有する。
次に、本発明をよシよ〈理解するために図面を用いて説
明する。
明する。
まず、本発明に関連のある一層ポリシリコンプロセスに
よるMOSダイナミックメモリセルの製造方法を一実施
例に基づき、第1図(a)〜■を鍋照して、詳細に説明
す゛る。
よるMOSダイナミックメモリセルの製造方法を一実施
例に基づき、第1図(a)〜■を鍋照して、詳細に説明
す゛る。
まず、第1図(&)に示すごとく1例えばP型基板10
1にフィールド酸化J[102t−形成した後、酸化膜
103、チッ化膜104t−形成する。次に第1図(b
)に示すとと<PRl−塗布し、露光、現像全行ない、
PRパターン105を形成する。次に第1図(C)に示
すとと<、PRパターン105tマスクとしてチツ化膜
104%酸化膜1031−エツチング除去した後、この
PRパターン105’i除去する。
1にフィールド酸化J[102t−形成した後、酸化膜
103、チッ化膜104t−形成する。次に第1図(b
)に示すとと<PRl−塗布し、露光、現像全行ない、
PRパターン105を形成する。次に第1図(C)に示
すとと<、PRパターン105tマスクとしてチツ化膜
104%酸化膜1031−エツチング除去した後、この
PRパターン105’i除去する。
次に第1図(d)に示すごとく1チツ化膜104管マス
クとして酸化を行ない厚い酸化膜106を形成する。次
に第1図(e)に示すごとく、厚い酸化族106をマス
クとしてP型の不純物とN型の不純物とをイオン注入し
、N型の拡散層107及びP型の拡散層108t−形成
する。次に第1図(f)に示すごとく。
クとして酸化を行ない厚い酸化膜106を形成する。次
に第1図(e)に示すごとく、厚い酸化族106をマス
クとしてP型の不純物とN型の不純物とをイオン注入し
、N型の拡散層107及びP型の拡散層108t−形成
する。次に第1図(f)に示すごとく。
酸化膜106をエツチング除去する。次に第1図@に示
すごとく、酸化を行ないゲート酸化膜109ft−形成
する。次に第2図Ql)に示すごとく、ポリシリコン′
Ik成長し、Pin塗布して篇光、現像を行ない、PR
パターンをマスクとして工、チングすることによりポリ
シリコンゲート電極110および容量部のポリシリコン
110’を形成する。このような一層ポリシリコンプロ
セスによるMOSダイナミ、クメモリセルの製造方法で
は第1図(e)から第1図(f)に示される工程に移る
時に、厚い酸化膜106をエツチングする工程を含む。
すごとく、酸化を行ないゲート酸化膜109ft−形成
する。次に第2図Ql)に示すごとく、ポリシリコン′
Ik成長し、Pin塗布して篇光、現像を行ない、PR
パターンをマスクとして工、チングすることによりポリ
シリコンゲート電極110および容量部のポリシリコン
110’を形成する。このような一層ポリシリコンプロ
セスによるMOSダイナミ、クメモリセルの製造方法で
は第1図(e)から第1図(f)に示される工程に移る
時に、厚い酸化膜106をエツチングする工程を含む。
この時に容fifISの絶1ikBI4であるチッ化膜
1041に工、チングされるため、容量絶縁膜が薄くな
って容量が不安定となる。
1041に工、チングされるため、容量絶縁膜が薄くな
って容量が不安定となる。
次に、本発明の一層ポリシリコンプロセスによるMOS
ダイナミックメモリセルの製造方法t 一実施例に基づ
き、第2図(a)〜(h)f参照して、詳細に説明する
。
ダイナミックメモリセルの製造方法t 一実施例に基づ
き、第2図(a)〜(h)f参照して、詳細に説明する
。
まず、第2図(a)に示すごとく、例えばP型\、シリ
コン基板201に:フイールド酸化膜202を形成した
後、酸化膜203.チッ化膜204を形成する。さらに
チッ化膜204の表面會スチーム処理して博い酸化膜2
05を形成し、さらにチッ化膜206f形成する。次に
第2図(b)に示すごと<bPi遊布して褪光S現1#
!會行ない、PRパターン207を形成する。次に第2
図(c) ic示すごとく、PRパターン207をマス
クとしてチ、化膜206.el化膜205、チッ化膜2
04および酸化膜203を工、チング泳去した後、この
PRパターン207を除去する。次に第2図(dJに示
すごとく、チツ化M 206ケマスクとして厚い酸化膜
208ft形成する。次に第2図(e)に示すごとく、
厚い酸化膜208をマスクとしてP型の不純物とN型の
不純物と全イオン注入し、N型の拡散J−209及びP
iの拡散ff1i 210を形成する。久に第2図(f
)に示すごとく%酸化膜208會工、チング除去しさら
にチ、化膜206tエツチング除云する。次に第2図@
に示すごとく、酸化を行ないゲート酸化Hzx1を形成
する。S次に第2図(5)に示すごとく。
コン基板201に:フイールド酸化膜202を形成した
後、酸化膜203.チッ化膜204を形成する。さらに
チッ化膜204の表面會スチーム処理して博い酸化膜2
05を形成し、さらにチッ化膜206f形成する。次に
第2図(b)に示すごと<bPi遊布して褪光S現1#
!會行ない、PRパターン207を形成する。次に第2
図(c) ic示すごとく、PRパターン207をマス
クとしてチ、化膜206.el化膜205、チッ化膜2
04および酸化膜203を工、チング泳去した後、この
PRパターン207を除去する。次に第2図(dJに示
すごとく、チツ化M 206ケマスクとして厚い酸化膜
208ft形成する。次に第2図(e)に示すごとく、
厚い酸化膜208をマスクとしてP型の不純物とN型の
不純物と全イオン注入し、N型の拡散J−209及びP
iの拡散ff1i 210を形成する。久に第2図(f
)に示すごとく%酸化膜208會工、チング除去しさら
にチ、化膜206tエツチング除云する。次に第2図@
に示すごとく、酸化を行ないゲート酸化Hzx1を形成
する。S次に第2図(5)に示すごとく。
ポリシリコンを成長し、PRl−塗布して路光、現像を
行ない、PRパターンをマスクとしてエツチングを行な
うことりこより、ポリシリコンゲート電極212および
容量部のポリシリコン212′を形成する。
行ない、PRパターンをマスクとしてエツチングを行な
うことりこより、ポリシリコンゲート電極212および
容量部のポリシリコン212′を形成する。
本発明の一層ポリシリコンプロセスを用いたダイナミッ
クメモリtルの製造方法では、第2図の(f)において
厚い酸化膜208會ヱツチングする際に容量部のチ、化
J!1204.酸化膜203はエツチングされない。従
って不発明の一層ポリシリコンを用いたダイナiyクメ
モリセルの製造プロセスを用いれば、1回のPRでセル
谷tを大きく増大できるだけでなく、容tr制御性よく
形成することかで詮るという大きな利点を有する。
クメモリtルの製造方法では、第2図の(f)において
厚い酸化膜208會ヱツチングする際に容量部のチ、化
J!1204.酸化膜203はエツチングされない。従
って不発明の一層ポリシリコンを用いたダイナiyクメ
モリセルの製造プロセスを用いれば、1回のPRでセル
谷tを大きく増大できるだけでなく、容tr制御性よく
形成することかで詮るという大きな利点を有する。
第1図(a)〜(6)は各々本発明に関連のある一層ボ
。 リシリコンプロセスによるMOSダイナミックメモリセ
ルの製造方法を工程順に示した断面図、第2図(a)〜
■は各々本発明の一実施例によるMOSダイナミックメ
モリセルの製造方法を工程順に示した断面図、である。 なお図において、101.201・・・・P型シリコン
基板、102.202・・・・フィールド酸化膜、 1
03,106゜203.205,208・・・・酸化膜
% 10C204,206゛・パ・・チッ化膜、105
,207・・・・7オトレジ、スト(PR)パターン、
107.209・・・・N型の拡散層、108゜210
・・・・P型の拡散層、109,211・・・・ゲート
[化に、110,212・・・・ポリシリコンゲート電
極、 110’212′・・・・容量部のポリシリコ
ン、である。 ゆ、l 第 1.Zr(1) 第 / m #:ノ 掬町 1 区 (C) 第 I F召 (グジ 畠へ t V (tジ 築 1図/7E) 第7図(C)
。 リシリコンプロセスによるMOSダイナミックメモリセ
ルの製造方法を工程順に示した断面図、第2図(a)〜
■は各々本発明の一実施例によるMOSダイナミックメ
モリセルの製造方法を工程順に示した断面図、である。 なお図において、101.201・・・・P型シリコン
基板、102.202・・・・フィールド酸化膜、 1
03,106゜203.205,208・・・・酸化膜
% 10C204,206゛・パ・・チッ化膜、105
,207・・・・7オトレジ、スト(PR)パターン、
107.209・・・・N型の拡散層、108゜210
・・・・P型の拡散層、109,211・・・・ゲート
[化に、110,212・・・・ポリシリコンゲート電
極、 110’212′・・・・容量部のポリシリコ
ン、である。 ゆ、l 第 1.Zr(1) 第 / m #:ノ 掬町 1 区 (C) 第 I F召 (グジ 畠へ t V (tジ 築 1図/7E) 第7図(C)
Claims (1)
- 半導体装置の製造方法において、−導電型半導体基板の
一表面にフィールド絶縁換金形成する工程と、該フィー
ルド絶縁膜が形成されない領域に選択的に第1の酸化膜
、第1のテラ化膜、第2の酸化膜および第2のテラ化膜
を順次形成する工程と、前記第2のテラ化膜をマスクと
して用いて熱酸化処理會施して選択的に厚い酸化it影
形成る工程と、前記厚い酸化膜および前記フィールド酸
化膜をマスクとして一導電型および逆導電型不純物を前
記第1および第2のテラ化膜ならびに前記第1および第
2の酸化膜をとおしてイオン注入する工程と、前記厚い
酸化膜および前記第2のテラ化膜を除去する工程とを含
むこと′f特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56161191A JPS5861658A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56161191A JPS5861658A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5861658A true JPS5861658A (ja) | 1983-04-12 |
Family
ID=15730312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56161191A Pending JPS5861658A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5861658A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0130736A2 (en) * | 1983-06-30 | 1985-01-09 | International Business Machines Corporation | Processes for making integrated circuit single FET and storage capacitor memory cells |
-
1981
- 1981-10-09 JP JP56161191A patent/JPS5861658A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0130736A2 (en) * | 1983-06-30 | 1985-01-09 | International Business Machines Corporation | Processes for making integrated circuit single FET and storage capacitor memory cells |
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