JPS6010754A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS6010754A
JPS6010754A JP58119367A JP11936783A JPS6010754A JP S6010754 A JPS6010754 A JP S6010754A JP 58119367 A JP58119367 A JP 58119367A JP 11936783 A JP11936783 A JP 11936783A JP S6010754 A JPS6010754 A JP S6010754A
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JP
Japan
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substrate
hole
type
film
pierced hole
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Pending
Application number
JP58119367A
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English (en)
Inventor
Yoshihisa Mizutani
水谷 嘉久
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS6010754A publication Critical patent/JPS6010754A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743Making of internal connections, substrate contacts

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置及びその製造方法に関し、詳しくは
半導体基板内部の不純物層を基板表面側に取り出す電極
構造を改良した半導体装置及びその製造方法に係る。
〔発明の技術的背景とその問題点〕
半導体装置の分野において、素子の占有割合の減少、つ
まシ素子の微細化は目覚しいものがある。しかしながら
、半導体装置は半導体基板表面に素子を製造しただけで
は何んら機能しない。即ち、半導体装置においては、必
ず素子と共に情報の伝達手段として配線網を形成し、所
定の動作を行なわせる必要がある。例えば、MOS )
ランジスタでは、ダート電極、ソース電極及びドレイン
電極に夫々電圧を与えるだめの配線を必要とし、場合に
よっては基板電位を与えるための配線等も必要となる。
したがって、半導体装置の微細化のためには素子面積の
減少と共に、配線の占有面積の減少が必要となシ、その
ため、半導体拡散層、多結晶半導体膜、金属又は金属シ
リサイド膜等の配線を多層に積み重ねて実効的に占有面
積を減少させることが試みられている。
上記配線の一つとして、第1導電型、例えばp型の半導
体基板の内部に形成された第2導電型(n型)の不純物
拡散層がある。こうした不純物拡散層には基板との間に
形成されるpn接合の逆方向耐圧の範囲で電圧全印加す
ることができる。具体的にはn型不純物拡散層周囲のp
型半導体基板の濃度がI X 10” /cm’程度と
すれば、n型不純物拡散層には基板に対して+10v以
上の電圧を印加できる。このような半導体基板内部に形
成した配線に所望の電圧を印加するためには、この配線
位置から少なくとも基板表面に到る電圧伝達路を形成し
、更に電極を形成する必要がある。□ ところで、従来、前記電位伝達路は不純物の基板へのド
ーピングによ多形成された不純物層が用いられている。
しかしながら、前記配線は通常、基板表面を利用して形
成されるトランジスタ等の素子特性に不必要な影響を与
えないために、基板表面から2〜3μm程度の内部に形
成されるので、前記の如く不純物層よシ深い電位伝達路
を形成すると、不可避的に横方向拡散が増大して電位伝
達路の基板表面に占める面積が増太し、微細化の障害と
なる。
〔発明の目的〕
本発明は半導体基板の内部に形成された不純物拡散層を
微細な電位伝達路によシ基板表面に 1取出すことが可
能な高集積度の半導体装置及びその製造方法を提供しよ
うとするものである。
〔発明の概要〕
本発明は第1導電型の半導体基板と、この半導体基板の
内部に形成された第2導電型の不純物層と、前記基板表
面から前記不純物層に亘る基板部分に開孔された貫通孔
と、この貫通孔の基板界面に設けられた絶縁性薄膜と、
前記貫通孔内に充填された導電性物質とを具備したこと
を特徴とするものである。このような本発明によれば、
不純物層(配線)を基板表面に取シ出す電圧伝達路に、
貫通孔とこの孔に充填され基板に対して絶縁性薄膜で絶
縁された導電性物質で形成され、かつ該伝達路の面積は
貫通孔の開孔面積でほぼ決まるため、既述の如く電位伝
達路の面積を微細化でき、ひいては高集積度の半導体装
置を得ることができる。
また、本発明方法は第1導電型の半導体基板の内部に第
2導電型の不純物層を形成する工程と、この基板に異方
性エツチングによる選択エツチング法に1)貫通孔を形
成する工程と、この貫通孔内面に絶縁性薄膜を形成する
工程と、異5一 方性エツチングによシ貫通孔底面の絶縁性薄膜を選択的
に除去して該貫通孔底面に前記不純物層を露出させると
共に、貫通孔の側面の基板との界面に絶縁性薄膜を残存
させる工程と、前記貫通孔内に導電性物質を充填する工
程とを具備することによって、既述した優れた性能を有
する半導体装置を簡単に得ることができる。
〔発明の実施例〕
次に、本発明の実施例を第1図(、)〜(h)を参照し
て説明する。
([)まず、p型シリコン基板1の表面から深さ3μm
の内部にn型不純物、例えば砒素をイオン注入し、活性
化してn型拡散配線層2を形成した(第1図(、)図示
)。なお、イオン注入による拡散配線層の形成の代シに
、p型シリコン基板表面にn型不純物層を選択的にイオ
ン注入法等によ多形成した後、全面にp型シリコン層を
エピタキシャル成長して第1図(、)と同様、p型シリ
コン基板1内部にn生型拡散配線層2を形成してもよい
6− (ii) 次いで、1000℃のスチーム酸化を施して
基板1表面に例えば厚さ8000Xの5to2膜3を成
長させた後、写真蝕刻法によシ貫通孔形成予定部が開口
されたレジストパターン4を形成した(第1図(b)図
示)。つづいて、レジストパターン4をマスクとして反
応性イオンエツチング法(RIE法)によjo 5to
2膜3を選択的に除去し、更にシリコン基板1を選択的
に除去して底部が前記配線層2まで達する貫通孔5を開
孔した(第1図(c)図示)。
01D 次いで、レジス) a4ターン4を除去した後
、1000℃のドライ酸素雰囲気中で30分程度熱酸化
して貫通孔5の内側面及び底面に厚さ500X程度の酸
化膜6を成長させた(第1図(d)図示)。ここで、熱
酸化後の貫通孔5底面の酸化膜6部分が計型拡散配線層
2中に埋め込まれるように形成することが必要である。
つづいて、RIE法によシ貫通孔5底面の酸化膜6部分
のみをエツチング除去して貫通孔5底面にn生型拡散配
線層2を露出させると共に貫通孔5の基板1との界面に
酸化膜6′ヲ残存させた(第1図(、)図示)。
(iψ 次いで、CVD法によシ全面に例えば砒素を多
量に含むn生型多結晶シリコン基板を堆積して酸化膜6
′が形成された貫通孔S f n中型多結晶シリコンで
埋設した(第1図(f)図示)。つづいて、RIE法に
よシn十型多結晶シリコン膜7をSIo、2膜3表面が
露出するまでエツチング除去した。こうしたエッチパ、
り法によ、9n+型多結晶シリコン(導電性物質)8が
貫通孔5内に残留され、同貫通孔5がn中型多結晶シリ
コン8で充填された(第1図(g)図示)。
(φ 次いで、全面にCVD−8i 02膜9を堆積し
、前記n中型多結晶シリコン8の一部に対応するCvD
−8i02膜9部分にフォトエツチング技術によシコン
タクトホール10を開孔した後、全面に金属膜11例え
ばAt膜を蒸着し、パターニングして前記n中型多結晶
シリコン8とコンタクトホール10を介して接続したA
t配線11を形成して ]半半導体装置調製した(第1
図(h)図示)。。
本発明の半導体装置は第1図(h)に示す如く、p型シ
リコン基板1の内部にn生型拡散配線層2を選択的に設
け、該基板1表面から配線層2に亘る基板1部分に貫通
孔5を開孔し、かつ該貫通孔5内にn中型多結晶シリコ
ン8を基板1との界面に酸化膜6′ヲ介在させた状態で
充填し、更に全面にCVD−8102膜9を被覆し、コ
(7) CVD−8102膜9上に前記n中型多結晶シ
リコン8とコンタクトホール10を介して接続したAt
配線11を設けた構造になっている。
しかして、本発明によればp型シリコン基板1内部のn
生型拡散配線層2と基板1表面との間は貫通孔5に充填
されたn中型多結晶シリコン8で結ばれているため、A
t配線11から該計型多結晶シリコン8の電位伝達路を
通じて前記拡散配線層2に所定の電位を印加できる。ま
た、前記電位伝達路の基板1表面での面積は貫通孔5の
開口面積によシはぼ決定されるため、従来のイオン注入
法等によ多形成された不純物層からなる電位伝達路に比
べて著しく微細化でき、ひいては高集積度の半導体装置
を実現できる。更に、9− 貫通孔5に充填された導電性物質としてのn中型多結晶
シリコン8は該貫通孔5の基板1との界面に形成された
酸化膜67によシ基板1と絶縁されているため、電位伝
達路と基板との間のショートを確実に防止できる。
一方、本発明方法によれば貫通孔5をRIE法による選
択エツチングによ多形成するため、写真蝕刻法の極限中
の微細な面積の電位伝達路を形成でき、ひいては高集積
度の半導体装置を簡単に製造できる。
なお、上記実施例では貫通孔にn中型多結晶シリコンを
充填し、更にcvn−sto2膜を堆積し、この上に該
多結晶シリコンとコンタクトホールを介して接続するA
t配線を設けた構造にしたが、これに限定されない。例
えば、第2図に示す如くn中型多結晶シリコン8の表面
i 5to2膜3表面よシ貫通孔5内側に位置するよう
に設け、該s to2膜3上に貫通孔5の上部部分を介
して該n中型多結晶シリコン8と接続す・るAt配線1
ノを設けた構造にしてもよい。また、第1図(f)のn
生型多結(10) 晶シリコン膜7の堆積後、これ1?’ターニングするこ
とKよシ第3図に示す如く配線を兼ねたn十型多結晶シ
リコン8′を貫通孔5に充填した構造にしてもよい。
上記実施例ではRIE法によシ基板に底部が?重拡散配
線層に達する貫通孔を設けたが、これに限定されない。
例えば、基板にRIEによシ底部がn生型拡散配線層の
近傍に位置するように貫通孔を形成してもよい。この場
合、熱酸化処理によシ貫通孔底部とn生型拡散配線層の
間に熱酸化膜全形成し、RIE等によシ貫通孔底部の熱
酸化膜を選択的に除去することによって、該貫通孔底部
にn生型拡散配線層を露出できる。但し、いずれの貫通
孔の形成において、貫通孔底部の絶縁性薄膜のエツチン
グ後にその底部が拡散配線層を貫けて基板が露出するt
ケ亨宅梵ようにする必要がある・ 上記実施例ではn生型多結晶シリコン膜を堆積した後、
これ1RIE法でエツチングして貫通孔内にn生型多結
晶シリコン全充填したが、これに限定されない。例えば
アンドーゾ多結晶シリコン膜を堆積した後、これをエッ
チパックする前又は後にpoct3雰囲気に曝してn型
不純物を多量ドーピングしてもよい。また貫通孔の基板
との界面には絶縁性薄膜が設けられているため、導電性
物質はn型多結晶シリコンの代シにW。
Mo 、 TaやAt等の金属、或いはタングステンシ
リサイド、モリブデンシリサイド、タンタルシリサイド
等の金属シリサイドを用いることかできる。
上記実施例では貫通孔の基板との界面に設ける絶縁性薄
膜として熱酸化膜によ多形成された酸化膜を用いたが、
これに限定されない。例えげ、CVD法によ多形成され
た5io2薄膜、S 13N4薄膜等を用いることがで
きる。
上記実施例ではp型半導体基板内部に設けたn型拡散配
線層に対する電極の形成方法について述ぺたが、n型半
導体基板内部に設けたp型 1拡散配線層に対しても同
様な方法で電極形成を行なうことができる。この場合、
貫通孔を充填する材質はp型多結晶シリコン又はW 、
 Mo 。
TaやAt等の金属、或いはタングステンシリサイド、
タンタルシリサイド等の金属シリサイドを用いることに
なる。
〔発明の効果〕
以上詳述した如く、本発明によれば、半導体基板内部に
形成された不純物層(拡散配線層)を微細な電位伝達路
によシ基板表面に取出すことができ、ひいては多層配線
構造を実現し得る高集積度の半導体装置、並びにかかる
半導体装置を簡単に製造し得る方法を提供できる。
【図面の簡単な説明】
第1図(IL)〜(h)は本発明の実施例における半導
体装置の製造工程を示す断面図、第2図及び第3図は夫
々本発明の他の実施例を示す半導体装置の断面図である
。 1・・・p型シリコン基板、2・・・n生型拡散配線層
、5・・・貫通孔、6・・・酸化膜(絶縁性薄膜)、8
゜8′・・・n中型多結晶シリコシ、11・・・At配
蘇。 −x’3= 第1図 第1図 第2図 第3図

Claims (3)

    【特許請求の範囲】
  1. (1)第1導電型の半導体基板と、この半導体基板の内
    部に形成された第2導電型の不純物層と、前記基板表面
    から前記不純物層に亘る基板部分に開孔される貫通孔と
    、この貫通孔の基板との界面に設けられた絶縁性薄膜と
    、前記貫通孔内に充填された導電性物質とを具備したこ
    とを特徴とする半導体装置。
  2. (2)第1導電型の半導体基板の内部に第2導電型の不
    純物層を形成する工程と、この基板に異方性エツチング
    による選択エツチング法によシ貫通孔を形成する工程と
    、この貫通孔内面に絶縁性薄膜全形成する工程と、異方
    性エツチングによシ貫通孔底面の絶縁性薄膜を選択的に
    除去して該貫通孔底面に前記不純物層を露出させると共
    に、貫通孔側面の基板との界面に絶縁性薄膜を残存させ
    る工程と、前記貫通孔内に導電性物質を充填する工程と
    を具備したことを特徴とする半導体装置の製造方法。
  3. (3)貫通孔内に導電性物質を充填する工程を、半導体
    基板全面に導電性物質膜を該貫通孔が十分に埋まるよう
    に堆積した後、該導電性物質膜を工、チパ、りすること
    によシ行なうことを特徴とする特許請求の範囲第2項記
    載の半導体装置の製造方法。
JP58119367A 1983-06-30 1983-06-30 半導体装置及びその製造方法 Pending JPS6010754A (ja)

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