JPS60101643A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60101643A JPS60101643A JP20899983A JP20899983A JPS60101643A JP S60101643 A JPS60101643 A JP S60101643A JP 20899983 A JP20899983 A JP 20899983A JP 20899983 A JP20899983 A JP 20899983A JP S60101643 A JPS60101643 A JP S60101643A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数の汎用レジスタを備えたデータ処理装置に
係り、特に、サブルーチンとのリンクにおける汎用レジ
スタの退避回復回路付きのデータ処理装置に関する。
係り、特に、サブルーチンとのリンクにおける汎用レジ
スタの退避回復回路付きのデータ処理装置に関する。
サブルーチンとのリンク時における退避、あるいは、回
復すべきデータについて第１図を用いて説明する。退避
回復すべきデータは、まず、プログラムの状態を示すプ
ログラム状態語（以下、ＰＳＷと略す）ｌ、複数本の汎
用レジスタ（以下、ＧＲと略す）２が少なくとも必要で
ある。第１図ではＧＲ（０）〜ＧＲ（１４）の１５本の
汎用レジスタ２をもつ。汎用レジスタ２は常に全数退避
するとは限らず、通常はどの汎用レジスタを退避するか
を選択的に指定できるようになっている。このときの様
子を示したものが第２図である。退避すべき汎用レジス
タ番号に対応するピッ１ル位置にのみ、■を立てた退避
回復パターン２１が与えられ、第２図における過冷回復
パターンの場合には、ビット番号０，３，４．１４に１
が立っていることにより、メモリ上の与えられた退避エ
リア先頭アドレス（以下、アドレスＡと唾す）から順に
、退避回復パターン２２そのもの、ＰＳＷＩ、以下順に
ＧＲ（０）２４、ＧＲ（３）２５、ＧＲ（４）２６、Ｇ
Ｒ（１４）２７が退避される。
復すべきデータについて第１図を用いて説明する。退避
回復すべきデータは、まず、プログラムの状態を示すプ
ログラム状態語（以下、ＰＳＷと略す）ｌ、複数本の汎
用レジスタ（以下、ＧＲと略す）２が少なくとも必要で
ある。第１図ではＧＲ（０）〜ＧＲ（１４）の１５本の
汎用レジスタ２をもつ。汎用レジスタ２は常に全数退避
するとは限らず、通常はどの汎用レジスタを退避するか
を選択的に指定できるようになっている。このときの様
子を示したものが第２図である。退避すべき汎用レジス
タ番号に対応するピッ１ル位置にのみ、■を立てた退避
回復パターン２１が与えられ、第２図における過冷回復
パターンの場合には、ビット番号０，３，４．１４に１
が立っていることにより、メモリ上の与えられた退避エ
リア先頭アドレス（以下、アドレスＡと唾す）から順に
、退避回復パターン２２そのもの、ＰＳＷＩ、以下順に
ＧＲ（０）２４、ＧＲ（３）２５、ＧＲ（４）２６、Ｇ
Ｒ（１４）２７が退避される。
従来のサブルーチンリンク時の退避回復の手順は、与え
られた退避回復パターン２１より退避回復すべきＧＲの
番号をめるには、シフターを用いて、第３図、第４図に
示す手順で行なっている。
られた退避回復パターン２１より退避回復すべきＧＲの
番号をめるには、シフターを用いて、第３図、第４図に
示す手順で行なっている。
この手順を簡単に第３図、第４図に従って説明する。ま
ず、退避の手順について第３図を用いて説明する。３１
で与えられる退避エリア先頭アドレスであるアドレスＡ
をメモリアドレスレジスタ（以下、ＭＡＤＲと越す）に
セットし、３２で退避回復パターンをＭ Ａ Ｄ Ｒの
示すメモリに退避し。
ず、退避の手順について第３図を用いて説明する。３１
で与えられる退避エリア先頭アドレスであるアドレスＡ
をメモリアドレスレジスタ（以下、ＭＡＤＲと越す）に
セットし、３２で退避回復パターンをＭ Ａ Ｄ Ｒの
示すメモリに退避し。
その後、Ｍ Ａ Ｄ Ｒを＋２する（本説明では、退避
回復パターン、ＰＳＷは共に二語で、ＧＲのデータは四
語として説明する）。
回復パターン、ＰＳＷは共に二語で、ＧＲのデータは四
語として説明する）。
次に３３で、）） Ｓ Ｗ ］のデータをＭＡＤＲの示
すメモリへ退避し、その後、ＭＡＤＲを＋２し、さらに
、ＧＲ番号工に０をセットして初期化しておく。３４で
は、与えられた退避回復パターンを１ビツト左シフトし
、新しい退避回復パターンとし、３５で、３４における
シフト結果キャリーに１が立ったかどうか判定し、１が
立った場合には対応する退避回復パターンのビットが１
であったことになるため、３６で、そのときの対応する
ピッｌ一番号を保持しているＩで示されるＧＲ（ｉ）を
ＭＡＤＲの示すメモリに退避し、Ｍ Ａ Ｄ Ｒを＋４
する。この後、３７で■を＋１する。また、３５でキャ
リーが０であった場合は、単に、３７に進み■を＋１す
るのみである。次に、３８で■が１５になったかどうか
、すなわち、退避回復パターンの全１５ビツトを調べ終
ったかどうかを判定し、そうであれば終了し、そうでな
ければ３４に戻り、３４以下の処理を繰り返す。
すメモリへ退避し、その後、ＭＡＤＲを＋２し、さらに
、ＧＲ番号工に０をセットして初期化しておく。３４で
は、与えられた退避回復パターンを１ビツト左シフトし
、新しい退避回復パターンとし、３５で、３４における
シフト結果キャリーに１が立ったかどうか判定し、１が
立った場合には対応する退避回復パターンのビットが１
であったことになるため、３６で、そのときの対応する
ピッｌ一番号を保持しているＩで示されるＧＲ（ｉ）を
ＭＡＤＲの示すメモリに退避し、Ｍ Ａ Ｄ Ｒを＋４
する。この後、３７で■を＋１する。また、３５でキャ
リーが０であった場合は、単に、３７に進み■を＋１す
るのみである。次に、３８で■が１５になったかどうか
、すなわち、退避回復パターンの全１５ビツトを調べ終
ったかどうかを判定し、そうであれば終了し、そうでな
ければ３４に戻り、３４以下の処理を繰り返す。
次に、回復時の手順を第４図に従って説明する。
まず、４１で退避回復アドレスであるアドレスエをＭＡ
ＤＲにセットし、４２で、ＭＡＤＲで示されるメモリデ
ータを四語読出し、上二語を退避回復パターンにセット
、下二語をｐｓｗｉにセットし、ＭＡＤＲを＋４し、■
に０をセットする。次に４３で、退避回復パターンを１
ビツト左シフトし、新しい退避回復パターンとし、４４
でキャリーに１が立ったかどうか判定し、１ならば４５
でＭＡＤＲの示すアドレスより四語読み出し、ＧＲ（Ｉ
）に回復し、ＭＡＤＲを＋４し、４６で■を＋１する。
ＤＲにセットし、４２で、ＭＡＤＲで示されるメモリデ
ータを四語読出し、上二語を退避回復パターンにセット
、下二語をｐｓｗｉにセットし、ＭＡＤＲを＋４し、■
に０をセットする。次に４３で、退避回復パターンを１
ビツト左シフトし、新しい退避回復パターンとし、４４
でキャリーに１が立ったかどうか判定し、１ならば４５
でＭＡＤＲの示すアドレスより四語読み出し、ＧＲ（Ｉ
）に回復し、ＭＡＤＲを＋４し、４６で■を＋１する。
４４でキャリーが０の場合には単に４６に進み工を＋１
するのみである。次に、４７で工が１５になったかどう
か判定し、１５であれば終了し、そうでなければ４３に
戻り、４３以下の処理を繰り返す。
するのみである。次に、４７で工が１５になったかどう
か判定し、１５であれば終了し、そうでなければ４３に
戻り、４３以下の処理を繰り返す。
このように、退避回復パターンのパターン如何にかかわ
らず常に同一処理時間、すなわち、全ビットを１ビツト
ずつ調べていく時間を要する。
らず常に同一処理時間、すなわち、全ビットを１ビツト
ずつ調べていく時間を要する。
本発明の目的は、与えられた退避回復パターンより１の
立っているビット番号のみを１サイクル毎に生成する回
路をもつデータ処理装置を提供するにある。
立っているビット番号のみを１サイクル毎に生成する回
路をもつデータ処理装置を提供するにある。
次に１本発明の実施例を図を用いて説明する。
第５図は、本発明の中心となる回路を説明した図である
。与えられた退避回復パターンは信号線５８により退避
回復パターンレジスタ５１にタイミングクロック５７に
よりセットされ、同時に、５７の信号により、現在出力
中のＧＲ番号信号６２を保持するレジスタであるＧ Ｒ
番号レジスタ５２をオール１にセットし、初期化する。
。与えられた退避回復パターンは信号線５８により退避
回復パターンレジスタ５１にタイミングクロック５７に
よりセットされ、同時に、５７の信号により、現在出力
中のＧＲ番号信号６２を保持するレジスタであるＧ Ｒ
番号レジスタ５２をオール１にセットし、初期化する。
パターンレジスタ５１の複数の出力信号６５はＧ ＲＮ
。
。
レジスタ５２の出力信号６４からマスクパターン生成回
路５３によって生成される複数の信号６７と各々ＡＮＤ
回路６９でＡＮＤされ、その出力はプライオリティ−エ
ンコーダ５４に入力され、１の立っているビット番号を
出力する。エンコーダ５４の出力６２はＧＲ番号レジス
タ５２の入力データとなり、さらにマスクパターン生成
回路５０の入力、及び退避回復レジスタ５６の入力とな
っている。マスクパターン生成回路５０の複数の出力信
号６６の各々はレジスタ５１の出力の各々とＡＮＤ回路
６８でＡＮＤされ、この出力は７３でオール０の検出が
なされ、出カフ０とプライオリティエンコーダ体の出力
である７１とＯＲがとられ、その出カフ２は終了フラグ
５５に、タイミングパルス６３をクロックとして記憶さ
れる。ここで、出カフ０が１となるのは、６２で出力さ
れているＧＲの番号が最後のＧＲ番号のときである。
路５３によって生成される複数の信号６７と各々ＡＮＤ
回路６９でＡＮＤされ、その出力はプライオリティ−エ
ンコーダ５４に入力され、１の立っているビット番号を
出力する。エンコーダ５４の出力６２はＧＲ番号レジス
タ５２の入力データとなり、さらにマスクパターン生成
回路５０の入力、及び退避回復レジスタ５６の入力とな
っている。マスクパターン生成回路５０の複数の出力信
号６６の各々はレジスタ５１の出力の各々とＡＮＤ回路
６８でＡＮＤされ、この出力は７３でオール０の検出が
なされ、出カフ０とプライオリティエンコーダ体の出力
である７１とＯＲがとられ、その出カフ２は終了フラグ
５５に、タイミングパルス６３をクロックとして記憶さ
れる。ここで、出カフ０が１となるのは、６２で出力さ
れているＧＲの番号が最後のＧＲ番号のときである。
信号６２がレジスタ５２にセットされるタイミングはク
ロック信号５９で制御できるようになっており、信号５
９を入力しない限り、信号６２は不変である。終了フラ
グ５５の出力信号６１は終了判定回路に接続され、レジ
スタ５６の出力６０が最後のＧＲ番号を示していること
になる。なお、タイミングパルス６３は毎サイクル入力
するものとする。
ロック信号５９で制御できるようになっており、信号５
９を入力しない限り、信号６２は不変である。終了フラ
グ５５の出力信号６１は終了判定回路に接続され、レジ
スタ５６の出力６０が最後のＧＲ番号を示していること
になる。なお、タイミングパルス６３は毎サイクル入力
するものとする。
第６図はマスクパターン生成回路５０．５３の真理値表
であり、第７図はプライオリティ−エンコーダ５４の真
理値表である。
であり、第７図はプライオリティ−エンコーダ５４の真
理値表である。
マスクパターン生成回路５０．５３は入力口ビットが示
す値をａ （〜１５）としたとき、出力はビット番号０
〜ａまでがオール０で、ビット番号ａ ＋ １以降がオ
ール１のパターンとなる。但し、入力口ビットがオール
１のときは出力はオール１となる。
す値をａ （〜１５）としたとき、出力はビット番号０
〜ａまでがオール０で、ビット番号ａ ＋ １以降がオ
ール１のパターンとなる。但し、入力口ビットがオール
１のときは出力はオール１となる。
プライオリティ−エンコーダ５４は第７図に示す様に、
一般のプライオリティ−エンコーダと同−論理である。
一般のプライオリティ−エンコーダと同−論理である。
標準的なデータ処理装置で、本発明を採用することによ
り、Ｗｈｅｔ ５ｔｏｎｅベンチユーリテス］・プログ
ラムで、１．４倍以上の高速化が達成できる。
り、Ｗｈｅｔ ５ｔｏｎｅベンチユーリテス］・プログ
ラムで、１．４倍以上の高速化が達成できる。
本発明によれば最速１サイクルの時間で、次々と退避回
復すべき汎用レジスタ番号が出力されるため退避回復処
理が高速化される。
復すべき汎用レジスタ番号が出力されるため退避回復処
理が高速化される。
第１図はプロセジャリンク時に退避回復すべきデータの
説明図、第２図は退避回復の内容の説明図、第３図、第
４図は従来技術の説明図、第５図は本発明の中心となる
回路図、第６図、第７図は内部回路の真理値説明図であ
る。 ５０．５３・・・マスクパターン生成回路、５１・・・
退避回復パターンレジスタ、５２・・・Ｇ ＲＮ ｏレ
ジスタ、６８．６９・・・ＡＮＤ回路。 代理人 弁理士 高橋明夫 佑２図 ＣＣＬ） 皐３図 系４図 も５図
説明図、第２図は退避回復の内容の説明図、第３図、第
４図は従来技術の説明図、第５図は本発明の中心となる
回路図、第６図、第７図は内部回路の真理値説明図であ
る。 ５０．５３・・・マスクパターン生成回路、５１・・・
退避回復パターンレジスタ、５２・・・Ｇ ＲＮ ｏレ
ジスタ、６８．６９・・・ＡＮＤ回路。 代理人 弁理士 高橋明夫 佑２図 ＣＣＬ） 皐３図 系４図 も５図
Claims (1)
- 【特許請求の範囲】 １、複数本の汎用レジスタを備え、プロセジャ−リンク
時に退避すべき汎用レジスタ番号と一対一に対応づけら
れたビット番号の位置にのみ予め定められたビット値を
保持するビットパターンで、退避レジスタを指定する方
式をとるデータ処理装置において、 前記ビットパターンを保持する第１の手段、最も最近に
出力した退避すべき前記汎用レジスタの番号を保持する
第２の手段、前記第１の手段、前記第２の手段の出力よ
り次に退避すべき前記汎用レジスタ番号を前記データ処
理装置の１サイクルの時間で出力する第３の手段、前記
第２の手段の保持している汎用レジスタ番号が退避すべ
き最後の番号か否かを判定する第４の手段からなること
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20899983A JPS60101643A (ja) | 1983-11-09 | 1983-11-09 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20899983A JPS60101643A (ja) | 1983-11-09 | 1983-11-09 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101643A true JPS60101643A (ja) | 1985-06-05 |
Family
ID=16565628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20899983A Pending JPS60101643A (ja) | 1983-11-09 | 1983-11-09 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6491253A (en) * | 1987-09-30 | 1989-04-10 | Takeshi Sakamura | Data processor |
| JPH04260926A (ja) * | 1991-01-22 | 1992-09-16 | Mitsubishi Electric Corp | ビット検索回路及びそれを備えたデータ処理装置 |
| JPH064305A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | プロセッサのレジスタ入替え判別回路 |
-
1983
- 1983-11-09 JP JP20899983A patent/JPS60101643A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6491253A (en) * | 1987-09-30 | 1989-04-10 | Takeshi Sakamura | Data processor |
| JPH04260926A (ja) * | 1991-01-22 | 1992-09-16 | Mitsubishi Electric Corp | ビット検索回路及びそれを備えたデータ処理装置 |
| JPH064305A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | プロセッサのレジスタ入替え判別回路 |
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