JP3381284B2 - パラメータ書き込み装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、電子楽器に用いて好適
なパラメータ書き込み装置に関する。 【０００２】 【従来の技術】図３及び図４に従来のパラメータ書き込
み装置を示す。図３に示すパラメータ書き込み装置は、
主に、電子楽器の音源間のインタフェースとして使用さ
れている。図において、３２はメモリシステムであり、
ＲＯＭ（リードオンリメモリ）及びＲＡＭ（ランダムア
クセスメモリ）から構成されている。そして、メモリシ
ステム３２のＲＯＭには当該パラメータ書き込み装置を
動作させるためのプログラムが格納され、メモリシステ
ム３２のＲＡＭには各種演算結果が読み書き可能に記憶
されるようになっている。 【０００３】次に、３１はＣＰＵ（中央処理装置）であ
り、メモリシステム３２のＲＯＭ（リードオンリメモ
リ）からプログラムを読み出して各種信号の伝送路であ
るデータバスＢＵＳ４を介して装置各部に対して動作命
令を送出する。３３は操作子群であり、鍵盤や各種スイ
ッチ（音色設定スイッチ，音量設定スイッチ，ポルタメ
ントバー等）から構成されている。 【０００４】次に、３４は制御部であり、所定周期のチ
ャンネルクロックＣ３４を楽音波形発生部３６に出力す
るとともに、ＣＰＵ３１からデータバスＢＵＳ４を介し
て供給される制御信号Ｃ３３のデータ値に基づいて、パ
ラメータレジスタ３５に対して、「１」又は「０」の制
御信号Ｃ３２を出力する。例えば、制御信号Ｃ３３が、
パラメータレジスタ３５に対する書き込み指令を表す場
合には、「１」が制御信号Ｃ３２として当該パラメータ
レジスタ３５に出力される。 【０００５】次に、パラメータレジスタ３５は、上述し
た制御信号Ｃ３２の値に応じてバスＢＵＳ４を介して供
給される信号Ｃ３１（電子楽器の音色データや音量デー
タ等を表すパラメータ）を一時的に保持する。このパラ
メータレジスタ３５は後述する楽音波形発生部３６の発
音チャンネル数分のデータを個別に、保持可能になって
おり、パラメータの種類毎（音色データならば音色デー
タ毎、音量データならば音量データ毎）に複数設けられ
ている。 【０００６】パラメータレジスタ３５の詳細な構成を図
４に示す。同図において、４１はセレクタであり、Ｓ制
御端に供給される信号Ｃ３２の値が「１」の場合に信号
Ｃ３１の信号値を信号Ｃ４１として出力し、当該信号Ｃ
３２の値が「０」の場合にＮ段のレジスタ（Ｎ：楽音波
形発生部３６の発音チャンネル数）から成るシフトレジ
スタ４２の出力信号Ｃ３５を信号Ｃ４１として出力す
る。シフトレジスタ４２はＤＩ入力端に供給される信号
Ｃ４１をＮ段遅延させた後、ＤＯ出力端から信号Ｃ３５
として、楽音波形発生部３６（図３参照）に出力する。
この場合、シフトレジスタ４２内の遅延動作はチャンネ
ルクロックＣ３４に同期して発生するシフトクロックφ
chの立ち上がりに合わせて行われる。これにより、例え
ば、楽音波形発生部３６で第ｎチャンネルの処理をする
場合には、第ｎチャンネルで使用されるべきデータがシ
フトレジスタ４２から出力されるようになり、シフトレ
ジスタ４２と楽音波形発生部３６は同期して動作する。 【０００７】楽音波形発生部３６は複数の発音チャンネ
ルを有し、上述のようにして供給される制御信号Ｃ３５
の信号値及びチャンネルクロックＣ３４（シフトクロッ
クφchと同様のパルス信号）のタイミングに応じて当該
楽音波形発生部３６内部に内蔵されているデジタルシグ
ナルプロセッサ（ＤＳＰ）等により楽音波形データを時
分割で合成し、これにより合成された当該楽音波形デー
タを信号Ｃ３６として図示せぬ楽音発生部等に出力す
る。 【０００８】 【発明が解決しようとする課題】ところで、上述した従
来のパラメータ書き込み装置では、パラメータデータが
シフトレジスタ４２内をセレクタ４１を介して循環して
いるため、一般的なＲＡＭ（ランダムアクセスメモリ）
のように、上述のパラメータデータを書き込む番地を指
定して直ちにデータを書き込むということは不可能であ
る。したがって、楽音波形発生部３６の第ｎチャンネル
で使用されるパラメータを変更するためには、上述のパ
ラメータレジスタ３５のＮ段のシフトレジスタのうちの
第ｎチャンネルで使用されるべきデータを記憶するｋ段
目のシフトレジスタに新たなパラメータデータを書き込
もうとした場合、最悪の場合、以下の状態が発生する。 【０００９】すなわち、ＤＩ入力端にｋ段目（ｋ≦Ｎ−
１とする）のデータがありながら、前記パラメータデー
タを書き込もうとする直前にシフトクロックφchによっ
て１段シフトするとＤＩ入力端に（ｋ＋１）段目のデー
タがくることになる。したがって、ｋ段目のタイミング
を逃してしまうことになる。このような場合には、シフ
トレジスタ４２を構成する各レジスタがＮ段シフトする
ことによってパラメータデータがシフトレジスタ４２内
を１周するのをＣＰＵ１は待たなければならない。この
ような場合、ＣＰＵ１側としては結局、処理を行わない
無駄な時間を過ごすことになり、その結果、パラメータ
を書き込む速さが遅くなる。 【００１０】また、上述したシフトレジスタを使用した
構成ではなく、ＲＡＭを使用して、リード／ライト制御
信号のタイミングをさらに、チャンネル毎にリード／ラ
イトのタイミングに分けるとともにダイレクトに番地指
定を行って、時分割処理によるパラメータの書き込みを
行うという音源も出ている。しかし、このような場合に
は、かなり構造的に複雑になり、広い面積が必要にな
る。 【００１１】本発明は、このような事情に鑑みてなされ
たものであり、ハードウエアの構造を複雑にすることな
く、パラメータを書き込む速度を向上させることができ
るパラメータ書き込み装置を提供することである。 【００１２】 【課題を解決するための手段】上記課題を解決するため
に、本発明にあっては、電子楽器に用いて好適なパラメ
ータ書き込み装置において、前記電子楽器の楽音波形生
成のために使用される各種パラメータを一時記憶するｎ
段（ｎは整数）の循環型シフトレジスタと、前記各種パ
ラメータを前記シフトレジスタに書き込む書き込み手段
と、前記各種パラメータを前記シフトレジスタに書き込
む命令があった場合に前記循環型シフトレジスタを所定
時間にわたって高速循環させて前記循環型シフトレジス
タに前記各種のパラメータを書き込ませる制御手段とを
具備してなる。 【００１３】 【作用】上記構成をとったため、この発明によれば、ｎ
段（ｎは整数）の循環型シフトレジスタは前記電子楽器
の楽音波形生成のために使用される各種パラメータを一
時記憶する。書き込み手段は前記各種パラメータを前記
シフトレジスタに書き込む。制御手段は前記各種パラメ
ータを前記シフトレジスタに書き込む命令があった場合
に前記循環型シフトレジスタを高速循環させる。 【００１４】 【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。 【００１５】Ａ：実施例の構成 図１は本発明のパラメータ書き込み装置の構成を示す図
であり、楽音波形発生部３６の発音チャンネル数が
「８」の場合を表している。同図において、１はＣＰＵ
であり、ＲＯＭ（リードオンリメモリ）やＲＡＭ（ラン
ダムアクセスメモリ）から構成されるメモリシステム２
から読みだしたプログラムに従って装置各部に動作指令
を送出する。操作子３はキーボードや音色スイッチ等か
ら構成されている。 【００１６】次に、４ａはシフトクロック（φs）発生
部であり、ＤＩ入力端に供給されるマスタクロック信号
φmに基づいてシフトクロック（φs）を作成してＤＯ出
力端からクロック信号φs（従来技術で言えば、チャン
ネルクロックＣ３４に相当している）としてシフトクロ
ック発生部４のＡ入力端及び楽音波形発生部３６に対し
て出力する。４ｂは高速シフトクロック（９φs）発生
部であり、ＤＩ入力端に供給されるマスタクロック信号
φmに基づいて高速シフトクロック（９φs）を作成しＤ
Ｏ出力端からクロック信号９φsとしてシフトクロック
発生部４のＢ入力端に対して出力する。 【００１７】シフトクロック発生部４は制御端ＣＯＮＴ
に供給される信号値が「１」の場合は、Ｂ入力端に供給
されるクロック信号９φsを信号ＳＨＩＦＴＣＫとして
Ｃ出力端から出力し、前記信号値が「０」の場合には、
Ａ入力端に供給されるクロック信号φsを信号ＳＨＩＦ
ＴＣＫとしてＣ出力端から出力する。 【００１８】９はタイミング発生部であり、制御端ＣＫ
に供給されるマスタクロックφm，Ａ入力端及びＢ入力
端に、各々、供給される、書き込み信号ＷＲＴ及び後述
するデータラッチ５及び後述するチャンネルラッチ１０
のうちいずれのラッチ回路に書き込むかを示すアドレス
信号ＡＤＤに基づいて動作する。この動作の結果を、信
号ＤＬＣＫ（書き込み信号ＷＲＴが「１」、かつ、アド
レス信号ＡＤＤがデータラッチ５に対応するアドレスを
示している場合に「１」になる），信号ＤＷＲＴ（上述
のアドレス信号ＡＤＤから判断してデータラッチ５に書
き込みパラメータＤＡＴＡが記憶された場合にのみ
「１」になる），制御信号ＳＨＩＦＴＣＯＮＴ（上述の
アドレス信号ＡＤＤから判断してデータラッチ５に書き
込みパラメータＤＡＴＡが記憶された場合にのみ「１」
になる），信号ＣＨＬＣＫ（書き込み信号ＷＲＴが
「１」、かつ、アドレス信号ＡＤＤがチャンネルラッチ
１０に対応するアドレスを示している場合に「１」にな
る）として、各々、出力端Ｏ１，Ｏ２，Ｏ３，Ｏ４から
出力する。 【００１９】次に、データラッチ５は制御端ＣＫに供給
される信号ＤＬＣＫの値が「１」の場合に、入力端ＤＩ
に供給される書き込みパラメータＤＡＴＡの値を保持
し、ＤＯ出力端から出力する。６はセレクタであり、制
御端Ｓに供給されるアンドゲート１３の出力値が「１」
の場合に、Ａ入力端に供給される信号値をシフトレジス
タ７に出力し、該出力値が「０」の場合に、Ｂ入力端に
供給される信号値をシフトレジスタ７に出力する。 【００２０】シフトレジスタ７は、８チャンネル分のデ
ータ（書き込みパラメータＤＡＴＡ）を保持するもので
あり、上述したクロック信号ＳＨＩＦＴＣＫに基づいて
動作する。このシフトレジスタ７はレジスタＳＲ０〜Ｓ
Ｒ７から構成され、セレクタ６のＤＯ出力端から供給さ
れる信号値を格納データとしてレジスタＳＲ７にまず格
納し、前記信号ＳＨＩＦＴＣＫの立ち上がりに応じて前
記格納データをレジスタＳＲ６，レジスタＳＲ５……，
レジスタＳＲ０へ順番にシフトさせていく。そして、レ
ジスタＳＲ０から出力される信号は後述するデータラッ
チ８に対して出力されるとともに、セレクタ６の制御端
Ｓに供給される信号値が「０」の場合には前記セレクタ
６を介してレジスタＳＲ７に帰還される。 【００２１】データラッチ８はシフトレジスタ７から供
給される信号値をクロック信号φsの立ち上がりのタイ
ミングで記憶するとともに、楽音波形発生部３６に出力
する。 【００２２】１０はチャンネルラッチであり、タイミン
グ発生器９から供給される信号ＣＨＬＣＫの値が「１」
の場合にデータバスＢＵＳ１のチャンネルデータＣＨＤ
ＡＴＡを保持し、該チャンネルデータＣＨＤＡＴＡの値
をコンパレータ１１に出力する。コンパレータ１１は入
力端Ａ及び入力端Ｂに供給される信号値を比較して、そ
の比較結果が等しい場合に、アンドゲート１３に対して
「１」を出力し、前記比較結果が等しくない場合に、前
記アンドゲート１３に対して「０」を出力する。 【００２３】１２は３ビットのチャンネルカウンタであ
り、シフトクロック発生部４から供給される信号ＳＨＩ
ＦＴＣＫの立ち上がりパルスの数をカウントすることに
よってどのチャンネルの処理が行われているかをカウン
トする。この場合、カウントされるチャンネル番号はレ
ジスタＳＲ０に格納されているデータのチャンネルの番
号であり、チャンネルカウンタ１２は常に「０」〜
「７」をカウントしている。これは図１のパラメータ書
き込み装置が８チャンネル時分割処理を行うためであ
る。 【００２４】Ｂ：実施例の動作 次に、図２を参照して上述した実施例の動作について説
明する。まず、時刻ｔ0における各論理素子の出力値又
は信号値は次のようになっているとする（図２参照）。 【００２５】チャンネルカウンタ１２ ＝ １（レジス
タＳＲ０が格納しているデータのチャンネル番号） データラッチ１０ ＝ ６ レジスタＳＲ０ ＝ セレクタ６ ＝ １チャンネル目
のデータ レジスタＳＲ７ ＝ データラッチ８ ＝ ０チャンネ
ル目のデータ なお、データラッチ１０には、アドレス信号ＡＤＤ＝
「データラッチ１０に対応するアドレス」、チャンネル
データＣＨＤＡＴＡ＝「６」及び書き込み信号ＷＲＴを
ＣＰＵ１から送出することにより、時刻ｔ0以前に予め
「６」が記憶されているものとする。 【００２６】次に時刻ｔ1になると、シフトクロック発
生部４はクロック信号φsを信号ＳＨＩＦＴＣＫとして
出力する。これにより、チャンネルカウンタ１２は上述
の設定値「１」をインクリメントして「２」を出力す
る。また、シフトレジスタ７及びセレクタ６から構成さ
れるループ内をデータが１クロック分シフトして、レジ
スタＳＲ０及びセレクタ６の出力値は２チャンネル目の
データの値になり、レジスタＳＲ７及びデータラッチ８
の出力値は、新たにレジスタＳＲ７に格納される１チャ
ンネル目のデータの値になる。 【００２７】次に時刻ｔ2を経過した後、ＣＰＵ１が書
き込み命令を送出する。これにより、コントロールバス
ＢＵＳ３に含まれる書き込み信号ＷＲＴは「１」にな
る。そして、タイミング発生部９は、書き込み信号ＷＲ
ＴがＡ入力端に供給されるとマスタクロックφmに基づ
いて、時刻ｔ3になると（図２参照）、Ｏ１出力端から
「１」を信号ＤＬＣＫとして出力する。また、データラ
ッチ５のＣＫ制御端に供給される信号ＤＬＣＫの値が
「１」になると同時に、該データラッチ５は入力端ＤＩ
に供給される６チャンネル目の新たな書き込みパラメー
タＤＡＴＡをラッチし、ＤＯ出力端からセレクタ６のＡ
入力端に出力する。なお、信号ＤＬＣＫはクロック信号
９φsの１周期分の時間「１」になり、時刻ｔ4になると
「０」になる。 【００２８】また、タイミング発生器９は上述の書き込
み信号ＷＲＴに基づいて、Ｏ４出力端から「１」をチャ
ンネルロック信号ＣＨＬＣＫとして出力する。これによ
り、チャンネルラッチ１０は「チャンネルデータＣＨＤ
ＡＴＡ＝６」をＤＩ入力端から取り込み、ＤＯ出力端か
らコンパレータ１１に対してこの信号値「６」を出力す
る。 【００２９】次に、時刻ｔ5になると、タイミング発生
器９はＯ２出力端及びＯ３出力端から「１」を信号ＤＷ
ＲＴ及び信号ＳＨＩＦＴＣＯＮＴとして出力する。これ
らの信号ＤＷＲＴ及び信号ＳＨＩＦＴＣＯＮＴはクロッ
ク信号φsの１周期分の時間「１」になっている。さ
て、時刻ｔ5においてシフトクロック発生部４のＣＯＮ
Ｔ制御端に供給される信号値が「１」になると該シフト
クロック発生部４はＢ入力端に供給されるクロック信号
９φsを信号ＳＨＩＦＴＣＫとしてＣ出力端からチャン
ネルカウンタ１２及びシフトレジスタ７に出力する。 【００３０】上述のクロック信号９φsの立ち上がりに
基づいて、チャンネルカウンタ１２の出力値は「３」に
なる。また、シフトレジスタ７及びセレクタ６から構成
されるループ内をデータが１クロック分シフトするた
め、レジスタＳＲ０及びセレクタ６の出力値は３チャン
ネル目のデータの値になり、レジスタＳＲ７及びデータ
ラッチ８には、レジスタＳＲ０に格納されていた２チャ
ンネル目のデータが記憶される。 【００３１】次に、時刻ｔ6になるとシフトクロック発
生部４は再びクロック信号９φsを信号ＳＨＩＦＴＣＫ
として出力する。これにより、チャンネルカウンタ１２
の出力値は「４」になる。また、シフトレジスタ７及び
セレクタ６から構成されるループ内をデータが１クロッ
ク分シフトするため、レジスタＳＲ０及びセレクタ６の
出力値は４チャンネル目のデータの値になり、レジスタ
ＳＲ７には３チャンネル目のデータが記憶される。一
方、データラッチ８はクロック信号φsに基づいて動作
するため、該データラッチ８の出力値は、２チャンネル
目のデータの値のまま変化しない。また、コンパレータ
１１はＡ入力端に供給される値「６」とＢ入力端に供給
される信号値「４」を比較する。その結果、これらの信
号値が等しくないため、コンパレータ１１の出力値は
「０」である。 【００３２】次に、時刻ｔ7になるとシフトクロック発
生部４はクロック信号９φsを信号ＳＨＩＦＴＣＫとし
て出力する。これにより、チャンネルカウンタ１２の出
力値は、「５」になる。また、シフトレジスタ７及びセ
レクタ６から構成されるループ内をデータが１クロック
分シフトするため、レジスタＳＲ０及びセレクタ６の出
力値は５チャンネル目のデータの値になり、レジスタＳ
Ｒ７には４チャンネル目のデータが記憶される。 【００３３】次に、時刻ｔ8になるとシフトクロック生
成部４はクロック信号９φsを信号ＳＨＩＦＴＣＫとし
て出力する。これによりチャンネルカウンタ１２の出力
値は「６」になる。また、コンパレータ１１のＢ入力端
に供給される信号値がＡ入力端に供給されている信号値
「６」と等しくなるため、コンパレータ１１はＤＯ出力
端から「１」をアンドゲート１３に出力する。アンドゲ
ート１３は、タイミング発生器９のＯ２出力端からアン
ドゲート１３に供給される信号ＤＷＲＴの信号値が
「１」になっているため、コンパレータ１１の出力値
「１」と信号ＤＷＲＴの値「１」の論理積「１」をセレ
クタ６のＳ制御端に出力する。アンドゲート１３から出
力される信号値「１」はクロック信号９φsの１周期分
の時間「１」になる。 【００３４】また、時刻ｔ8におけるクロック信号９φs
の立ち上がりに応じて、シフトレジスタ７及びセレクタ
６から構成されるループ内をデータが１クロック分シフ
トする。これにより、レジスタＳＲ０の出力値は６チャ
ンネル目のデータの値になり、レジスタＳＲ７には５チ
ャンネル目のデータが記憶される。セレクタ６は、上述
のようにＳ制御端が「１」になっているため、Ａ入力端
に供給されている６チャンネル目の新たなデータ、すな
わち、書き込みパラメータＤＡＴＡを、ＤＯ出力端から
シフトレジスタ７に出力する。 【００３５】このようにして、時刻ｔ9になると、シフ
トクロック発生部４はクロック信号９φsを信号ＳＨＩ
ＦＴＣＫとして出力する。これにより、６チャンネル目
の新たなデータとして書き込みパラメータＤＡＴＡがレ
ジスタＳＲ７に書き込まれる。これと同時に、シフトレ
ジスタ７及びセレクタ６から構成されるループ内をデー
タが１クロック分シフトして、レジスタＳＲ０及びセレ
クタ６の出力値は７チャンネル目のデータの値になり、
レジスタＳＲ７には上述のようにして書き込まれた６チ
ャンネル目の新たな書き込みパラメータＤＡＴＡの値が
記憶される。また、チャンネルカウンタ１２の出力値は
「７」になる。コンパレータ１１の出力値は「０」にな
り、セレクタ６のＳ制御端に供給される信号値は「０」
になる。従ってセレクタ６はＢ入力端に供給される信号
値を出力する。 【００３６】その後、時刻ｔ10〜時刻ｔ13にかけてクロ
ック生成部４がクロック信号９φsを信号ＳＨＩＦＴＣ
Ｋとして４回繰り返して出力すると、セレクタ６及びシ
フトレジスタ７から構成されるループ内をデータは該ク
ロック信号９φsの立ち上がりに同期して１クロック分
づつ順にシフトする。また、チャンネルカウンタ１２の
出力値は「０」リセットを経て「３」になる。 【００３７】次に、時刻ｔ14になると、タイミング発生
部９から供給される制御信号ＳＨＩＦＴＣＯＮＴが
「１」から「０」に変化する。これは、時刻ｔ5からク
ロック信号φsの１周期分の時間が経過したからであ
る。このため、シフトクロック発生部４は再び、Ａ入力
端に供給されるクロック信号φsを信号ＳＨＩＦＴＣＫ
としてＣ出力端から出力する。すると、チャンネルカウ
ンタ１２は「４」を出力し、シフトレジスタ７及びシフ
トレジスタ６から構成されるループ内をデータが１クロ
ック分シフトするため、レジスタＳＲ０及びセレクタ６
の出力値は４チャンネル目のデータの値になり、レジス
タＳＲ７には３チャンネル目のデータの値が記憶され
る。 【００３８】以上のように、本実施例においてはＣＰＵ
１からパラメータデータを更新すべき楽音波形発生部３
６の発音チャンネルを示すチャンネルデータを送出する
とともに、新たなパラメータデータを送出すると、シフ
トレジスタ７が高速循環して、新たなパラメータデータ
がシフトレジスタ７に書き込まれるので、ＣＰＵ１の待
ち時間を短くすることができる。 【００３９】上述においては、６チャンネル目にデータ
を書き込む場合について説明したが、他のチャンネル番
号の書き込みパラメータＤＡＴＡを当該他のチャンネル
番号に書き込む場合においても、ＣＰＵ１からの書き込
み命令である信号ＷＲＴの値に基づいて回路動作を行
い、該書き込みパラメータＤＡＴＡを所望のチャンネル
に書き込む。 【００４０】また、高速クロック発生部４ｂにおいて
は、クロック信号φsの周期を短く（周波数を多く、す
なわち、パルス信号を発生する間隔を短くしている）す
るために、クロック信号φsの周期を、シフトレジスタ
７の遅延段数「８」に「１」をプラスした値「９」で除
算した周期を持つパルス信号を出力している。しかしな
がら、これに限定されることはなく、クロック信号９φ
sの周期は式に示す値にしてもよい。 【００４１】 クロック信号９φsの周期 ＝ クロック信号φsの周期／｛シフトレジスタ７ の遅延段数×ｋ）＋１｝ （ここで、ｋは自然数） …… 式 このようにすれば、複数のチャンネルのパラメータを１
チャンネル時間が経過する間に書き込むことが可能にな
る。また、式の分母において「＋１」しているため、
次のタイミングにおける通常クロックの立ち上がりにお
いて回路各部との動作の整合を取ることができる。 【００４２】また、上述においては、式に記載した周
期でクロック信号を発生するようにしたが、クロック信
号φsの周期内でチャンネルが同じ値になれば良いので
クロック信号９φsよりも速いクロック信号を用い、そ
のクロック信号が（ｋｎ＋１）回発生したら、その後、
通常のクロック信号φsに戻すようにしても良い。 【００４３】また、本実施例においては１種類のパラメ
ータをシフトレジスタ７に記憶する構成を示したが、こ
れ、すなわち、図１に示す構成のパラメータ書き込み装
置を１台の装置に複数設けるようにしても良い。 【００４４】 【発明の効果】以上説明したように、この発明によれ
ば、電子楽器の楽音波形生成のために使用される各種パ
ラメータを一時記憶するｎ段（ｎは整数）の循環型シフ
トレジスタと、各種パラメータを前記シフトレジスタに
書き込む書き込み手段と、前記各種パラメータを前記シ
フトレジスタに書き込む命令があった場合に前記循環型
シフトレジスタを高速循環させる制御手段を設けたた
め、ハードウエアの構造を複雑にすることなく、パラメ
ータを書き込む速度を向上することができる。

【図面の簡単な説明】 【図１】 本発明における一実施例のパラメータ書き込
み装置の構成を示す図である。 【図２】 本発明における一実施例のパラメータ書き込
み装置のタイミングチャートである。 【図３】 従来のパラメータ書き込み装置の構成を示す
図である。 【図４】 従来のパラメータレジスタ３５の構成を示す
図である。 【符号の説明】 １……ＣＰＵ（制御手段）、４……シフトクロック発生
部（制御手段，書き込み手段）、５……データラッチ
（書き込み手段）、６……セレクタ（書き込み手段）、
７……シフトレジスタ（循環型シフトレジスタ）、ＳＲ
０〜ＳＲ７……レジスタ（循環型シフトレジスタ）、φ
m……マスタクロック、φs，９φs……クロック信号、
ＤＡＴＡ……書き込みパラメータ、ＷＲＴ……書き込み
信号、ＳＨＩＦＴＣＯＮＴ……制御信号、ＣＨＤＡＴＡ
……チャンネルデータ、ＳＨＩＦＴＣＫ……信号。

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 電子楽器に用いて好適なパラメータ書き
   込み装置において、 前記電子楽器の楽音波形生成のために使用される各種パ
   ラメータを一時記憶するｎ段（ｎは整数）の循環型シフ
   トレジスタと、 前記各種パラメータを前記シフトレジスタに書き込む書
   き込み手段と、 前記各種パラメータを前記シフトレジスタに書き込む命
   令があった場合に前記循環型シフトレジスタを所定時間
   にわたって高速循環させて前記循環型シフトレジスタに
   前記各種のパラメータを書き込ませる制御手段と、 を具備してなるパラメータ書き込み装置。