JPS60101643A - Data processor - Google Patents

Abstract

PURPOSE:To attain the high-speed processing for save recovery by using a priority encoder which delivers the register number to be saved next within a period of a cycle and a circuit which decides that the register number to be saved and delivered last is equal to the final number. CONSTITUTION:The given save recovery pattern signal is set to a save recovery pattern register 51 by a timing pulse 57 and via a signal line 58. At the same time, a GR number register 52 is initialized. Plural output signals of the register 51 undergo an AND 69 with the signals produced rom a register 52 and a mask pattern producing circuit 53. Then a set-up bit number is delivered by a priority encoder 54. The output of the encoder 54 is used as an input of the register 52, a mask pattern generating circuit 50 and a save recovery GR number register 56 respectively. Each output of the circuit 50 undergoes an AND 68 with each output of the register 51 and then an OR 72 with the output of the encoder 54 after detection of all-''0'' to be stored to an end flag 55. In such a way, the high-speed processing is possible for save recovery.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数の汎用レジスタを備えたデータ処理装置に
係り、特に、サブルーチンとのリンクにおける汎用レジ
スタの退避回復回路付きのデータ処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a data processing device equipped with a plurality of general-purpose registers, and more particularly to a data processing device equipped with a general-purpose register save and recovery circuit in a link with a subroutine.

〔発明の背景〕[Background of the invention]

サブルーチンとのリンク時における退避、あるいは、回
復すべきデータについて第１図を用いて説明する。退避
回復すべきデータは、まず、プログラムの状態を示すプ
ログラム状態語（以下、ＰＳＷと略す）ｌ、複数本の汎
用レジスタ（以下、ＧＲと略す）２が少なくとも必要で
ある。第１図ではＧＲ（０）〜ＧＲ（１４）の１５本の
汎用レジスタ２をもつ。汎用レジスタ２は常に全数退避
するとは限らず、通常はどの汎用レジスタを退避するか
を選択的に指定できるようになっている。このときの様
子を示したものが第２図である。退避すべき汎用レジス
タ番号に対応するピッ１ル位置にのみ、■を立てた退避
回復パターン２１が与えられ、第２図における過冷回復
パターンの場合には、ビット番号０，３，４．１４に１
が立っていることにより、メモリ上の与えられた退避エ
リア先頭アドレス（以下、アドレスＡと唾す）から順に
、退避回復パターン２２そのもの、ＰＳＷＩ、以下順に
ＧＲ（０）２４、ＧＲ（３）２５、ＧＲ（４）２６、Ｇ
Ｒ（１４）２７が退避される。Data to be saved or restored when linking with a subroutine will be explained using FIG. The data to be saved and restored requires at least a program status word (hereinafter abbreviated as PSW) 1 indicating the state of the program and a plurality of general purpose registers (hereinafter abbreviated as GR) 2. In FIG. 1, there are 15 general-purpose registers 2, GR(0) to GR(14). Not all general-purpose registers 2 are always saved, and usually it is possible to selectively specify which general-purpose registers are saved. FIG. 2 shows the situation at this time. An evacuation recovery pattern 21 with a symbol ■ is given only to the pill position corresponding to the general-purpose register number to be saved, and in the case of the overcooling recovery pattern in FIG. 2, bit numbers 0, 3, 4.14 are given. to 1
is set, the save area start address on the memory (hereinafter referred to as address A) is saved, the save recovery pattern 22 itself, PSWI, and then GR(0) 24, GR(3) 25, etc. ,GR(4)26,G
R(14)27 is saved.

従来のサブルーチンリンク時の退避回復の手順は、与え
られた退避回復パターン２１より退避回復すべきＧＲの
番号をめるには、シフターを用いて、第３図、第４図に
示す手順で行なっている。The conventional evacuation and recovery procedure when linking a subroutine is to use the shifter to calculate the number of the GR to be saved and recovered from the given evacuation and recovery pattern 21, following the steps shown in FIGS. 3 and 4. ing.

この手順を簡単に第３図、第４図に従って説明する。ま
ず、退避の手順について第３図を用いて説明する。３１
で与えられる退避エリア先頭アドレスであるアドレスＡ
をメモリアドレスレジスタ（以下、ＭＡＤＲと越す）に
セットし、３２で退避回復パターンをＭ　Ａ　Ｄ　Ｒの
示すメモリに退避し。This procedure will be briefly explained with reference to FIGS. 3 and 4. First, the evacuation procedure will be explained using FIG. 3. 31
Address A is the start address of the evacuation area given by
is set in the memory address register (hereinafter referred to as MADR), and at 32 the save/restore pattern is saved to the memory indicated by MADR.

その後、Ｍ　Ａ　Ｄ　Ｒを＋２する（本説明では、退避
回復パターン、ＰＳＷは共に二語で、ＧＲのデータは四
語として説明する）。After that, M A D R is increased by +2 (in this description, the evacuation recovery pattern and PSW are both two words, and the GR data is explained as four words).

次に３３で、））　Ｓ　Ｗ　］のデータをＭＡＤＲの示
すメモリへ退避し、その後、ＭＡＤＲを＋２し、さらに
、ＧＲ番号工に０をセットして初期化しておく。３４で
は、与えられた退避回復パターンを１ビツト左シフトし
、新しい退避回復パターンとし、３５で、３４における
シフト結果キャリーに１が立ったかどうか判定し、１が
立った場合には対応する退避回復パターンのビットが１
であったことになるため、３６で、そのときの対応する
ピッｌ一番号を保持しているＩで示されるＧＲ（ｉ）を
ＭＡＤＲの示すメモリに退避し、Ｍ　Ａ　Ｄ　Ｒを＋４
する。この後、３７で■を＋１する。また、３５でキャ
リーが０であった場合は、単に、３７に進み■を＋１す
るのみである。次に、３８で■が１５になったかどうか
、すなわち、退避回復パターンの全１５ビツトを調べ終
ったかどうかを判定し、そうであれば終了し、そうでな
ければ３４に戻り、３４以下の処理を繰り返す。Next, in step 33, the data of )) S W ] is saved to the memory indicated by MADR, and then MADR is incremented by 2, and the GR number is set to 0 for initialization. In 34, the given evacuation and recovery pattern is shifted to the left by 1 bit to make it a new evacuation and recovery pattern.In 35, it is determined whether or not 1 is set in the shift result carry in 34. If 1 is set, the corresponding evacuation and recovery pattern is set. pattern bit is 1
Therefore, in step 36, GR(i), indicated by I, which holds the corresponding pick number at that time, is saved to the memory indicated by MADR, and M ADR is +4.
do. After this, add 1 to ■ at 37. Further, if the carry is 0 at 35, simply proceed to 37 and add +1 to ■. Next, in step 38, it is determined whether ■ has become 15, that is, whether all 15 bits of the save and recovery pattern have been examined. repeat.

次に、回復時の手順を第４図に従って説明する。Next, the procedure at the time of recovery will be explained according to FIG.

まず、４１で退避回復アドレスであるアドレスエをＭＡ
ＤＲにセットし、４２で、ＭＡＤＲで示されるメモリデ
ータを四語読出し、上二語を退避回復パターンにセット
、下二語をｐｓｗｉにセットし、ＭＡＤＲを＋４し、■
に０をセットする。次に４３で、退避回復パターンを１
ビツト左シフトし、新しい退避回復パターンとし、４４
でキャリーに１が立ったかどうか判定し、１ならば４５
でＭＡＤＲの示すアドレスより四語読み出し、ＧＲ（Ｉ
）に回復し、ＭＡＤＲを＋４し、４６で■を＋１する。First, in step 41, MA
Set to DR, at 42, read four words of memory data indicated by MADR, set the upper two words to the save/recovery pattern, set the lower two words to pswi, add +4 to MADR, and
Set 0 to . Next, at 43, set the evacuation recovery pattern to 1.
Shift the bit to the left and set it as a new evacuation recovery pattern, 44
Determine whether or not the carry is 1, and if it is 1, it is 45
reads four words from the address indicated by MADR, and reads GR(I
), increases MADR by +4, and increases ■ by +1 at 46.

４４でキャリーが０の場合には単に４６に進み工を＋１
するのみである。次に、４７で工が１５になったかどう
か判定し、１５であれば終了し、そうでなければ４３に
戻り、４３以下の処理を繰り返す。If the carry is 0 on 44, simply go to 46 and add +1
Just do it. Next, in step 47, it is determined whether or not the number of steps has reached 15. If it is 15, the process ends, and if not, the process returns to step 43, and the process from step 43 is repeated.

このように、退避回復パターンのパターン如何にかかわ
らず常に同一処理時間、すなわち、全ビットを１ビツト
ずつ調べていく時間を要する。In this way, regardless of the save/recovery pattern, it always takes the same processing time, that is, the time to examine all bits one by one.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、与えられた退避回復パターンより１の
立っているビット番号のみを１サイクル毎に生成する回
路をもつデータ処理装置を提供するにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data processing device having a circuit that generates only bit numbers that are set to 1 in each cycle based on a given save/recovery pattern.

〔発明の実施例〕[Embodiments of the invention]

次に１本発明の実施例を図を用いて説明する。 Next, an embodiment of the present invention will be described using the drawings.

第５図は、本発明の中心となる回路を説明した図である
。与えられた退避回復パターンは信号線５８により退避
回復パターンレジスタ５１にタイミングクロック５７に
よりセットされ、同時に、５７の信号により、現在出力
中のＧＲ番号信号６２を保持するレジスタであるＧ　Ｒ
番号レジスタ５２をオール１にセットし、初期化する。FIG. 5 is a diagram illustrating a circuit that is the core of the present invention. The given save-recovery pattern is set in the save-recovery pattern register 51 by the timing clock 57 through the signal line 58, and at the same time, the signal 57 sets the GR number signal 62 which is currently being outputted.
The number register 52 is set to all 1s and initialized.

パターンレジスタ５１の複数の出力信号６５はＧ　ＲＮ
　。The plurality of output signals 65 of the pattern register 51 are GRN
.

レジスタ５２の出力信号６４からマスクパターン生成回
路５３によって生成される複数の信号６７と各々ＡＮＤ
回路６９でＡＮＤされ、その出力はプライオリティ−エ
ンコーダ５４に入力され、１の立っているビット番号を
出力する。エンコーダ５４の出力６２はＧＲ番号レジス
タ５２の入力データとなり、さらにマスクパターン生成
回路５０の入力、及び退避回復レジスタ５６の入力とな
っている。マスクパターン生成回路５０の複数の出力信
号６６の各々はレジスタ５１の出力の各々とＡＮＤ回路
６８でＡＮＤされ、この出力は７３でオール０の検出が
なされ、出カフ０とプライオリティエンコーダ体の出力
である７１とＯＲがとられ、その出カフ２は終了フラグ
５５に、タイミングパルス６３をクロックとして記憶さ
れる。ここで、出カフ０が１となるのは、６２で出力さ
れているＧＲの番号が最後のＧＲ番号のときである。Each output signal 64 of the register 52 is ANDed with a plurality of signals 67 generated by the mask pattern generation circuit 53.
A circuit 69 performs an AND operation, and its output is input to a priority encoder 54, which outputs a bit number containing 1. The output 62 of the encoder 54 becomes input data to the GR number register 52, and further serves as an input to the mask pattern generation circuit 50 and an input to the save/recovery register 56. Each of the plurality of output signals 66 of the mask pattern generation circuit 50 is ANDed with each of the outputs of the register 51 in an AND circuit 68, and this output is detected as all 0 at 73, and is combined with the output cuff 0 and the output of the priority encoder body. The output cuff 2 is ORed with a certain 71, and the output cuff 2 is stored in the end flag 55 using the timing pulse 63 as a clock. Here, output cuff 0 becomes 1 when the GR number output at 62 is the last GR number.

信号６２がレジスタ５２にセットされるタイミングはク
ロック信号５９で制御できるようになっており、信号５
９を入力しない限り、信号６２は不変である。終了フラ
グ５５の出力信号６１は終了判定回路に接続され、レジ
スタ５６の出力６０が最後のＧＲ番号を示していること
になる。なお、タイミングパルス６３は毎サイクル入力
するものとする。The timing at which the signal 62 is set in the register 52 can be controlled by the clock signal 59.
Signal 62 remains unchanged unless 9 is input. The output signal 61 of the end flag 55 is connected to the end determination circuit, and the output 60 of the register 56 indicates the last GR number. Note that the timing pulse 63 is assumed to be input every cycle.

第６図はマスクパターン生成回路５０．５３の真理値表
であり、第７図はプライオリティ−エンコーダ５４の真
理値表である。6 is a truth table of the mask pattern generation circuit 50, 53, and FIG. 7 is a truth table of the priority encoder 54.

マスクパターン生成回路５０．５３は入力口ビットが示
す値をａ　（〜１５）としたとき、出力はビット番号０
〜ａまでがオール０で、ビット番号ａ　＋　１以降がオ
ール１のパターンとなる。但し、入力口ビットがオール
１のときは出力はオール１となる。When the value indicated by the input bit is a (~15), the mask pattern generation circuit 50.53 outputs bit number 0.
The pattern is that the bit numbers from to a are all 0's, and the bit numbers after bit number a + 1 are all 1's. However, when the input bits are all 1, the output is all 1.

プライオリティ−エンコーダ５４は第７図に示す様に、
一般のプライオリティ−エンコーダと同−論理である。The priority encoder 54, as shown in FIG.
It has the same logic as a general priority encoder.

〔発明の効果〕〔Effect of the invention〕

標準的なデータ処理装置で、本発明を採用することによ
り、Ｗｈｅｔ　５ｔｏｎｅベンチユーリテス］・プログ
ラムで、１．４倍以上の高速化が達成できる。By employing the present invention on a standard data processing device, it is possible to achieve a speedup of 1.4 times or more in the ``What 5tone Bench Urites'' program.

本発明によれば最速１サイクルの時間で、次々と退避回
復すべき汎用レジスタ番号が出力されるため退避回復処
理が高速化される。According to the present invention, the general-purpose register numbers to be saved and restored are outputted one after another in the time of one cycle at the fastest, so that the saving and recovery processing can be speeded up.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はプロセジャリンク時に退避回復すべきデータの
説明図、第２図は退避回復の内容の説明図、第３図、第
４図は従来技術の説明図、第５図は本発明の中心となる
回路図、第６図、第７図は内部回路の真理値説明図であ
る。 ５０．５３・・・マスクパターン生成回路、５１・・・
退避回復パターンレジスタ、５２・・・Ｇ　ＲＮ　ｏレ
ジスタ、６８．６９・・・ＡＮＤ回路。 代理人　弁理士　高橋明夫 佑２図 ＣＣＬ） 皐３図 系４図 も５図Fig. 1 is an explanatory diagram of data to be saved and restored at the time of procedure linking, Fig. 2 is an explanatory diagram of the contents of saving and recovery, Figs. 3 and 4 are explanatory diagrams of the prior art, and Fig. 5 is an explanatory diagram of the present invention. The main circuit diagrams, FIGS. 6 and 7, are explanatory diagrams of truth values of internal circuits. 50.53...Mask pattern generation circuit, 51...
Save recovery pattern register, 52...GRN o register, 68.69...AND circuit. Agent Patent Attorney Akio Takahashi 2 figures CCL) Ko 3 figures 4 figures and 5 figures

Claims (1)

【特許請求の範囲】 １、複数本の汎用レジスタを備え、プロセジャ−リンク
時に退避すべき汎用レジスタ番号と一対一に対応づけら
れたビット番号の位置にのみ予め定められたビット値を
保持するビットパターンで、退避レジスタを指定する方
式をとるデータ処理装置において、 前記ビットパターンを保持する第１の手段、最も最近に
出力した退避すべき前記汎用レジスタの番号を保持する
第２の手段、前記第１の手段、前記第２の手段の出力よ
り次に退避すべき前記汎用レジスタ番号を前記データ処
理装置の１サイクルの時間で出力する第３の手段、前記
第２の手段の保持している汎用レジスタ番号が退避すべ
き最後の番号か否かを判定する第４の手段からなること
を特徴とするデータ処理装置。[Claims] 1. A bit that includes a plurality of general-purpose registers and holds a predetermined bit value only at the position of a bit number that has a one-to-one correspondence with the general-purpose register number to be saved at the time of procedure linking. In a data processing device that uses a pattern to specify a save register, a first means for holding the bit pattern, a second means for holding the number of the general-purpose register to be saved that has been output most recently, and a second means for holding the number of the general-purpose register to be saved that is most recently output. a third means for outputting the general-purpose register number to be saved next from the output of the second means in one cycle of the data processing device; a general-purpose register held by the second means; A data processing device comprising fourth means for determining whether a register number is the last number to be saved.