JPS5952331A - 機器アドレス設定装置 - Google Patents
機器アドレス設定装置Info
- Publication number
- JPS5952331A JPS5952331A JP16220182A JP16220182A JPS5952331A JP S5952331 A JPS5952331 A JP S5952331A JP 16220182 A JP16220182 A JP 16220182A JP 16220182 A JP16220182 A JP 16220182A JP S5952331 A JPS5952331 A JP S5952331A
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- JP
- Japan
- Prior art keywords
- device address
- register
- data
- device type
- address
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明は、パスに接続された複数の機器のアドレスを設
定する機器アドレス設定装置に関するものである。 〔発明の技術的背景〕 電子計算機のＣＰＵのバスに接続されている種々の機器
は、夫々ハードウェアとしての機器アドレスを有してい
る。この機器アドレスを指定することＫよって、ＣＰＵ
１Ｊ：機器とアクセス可能な状態になる。 従来、この機器アドレスの設定は、機器夫々に設けられ
ているインタフェース（ＰＣＢ）上にあるスイッチ等を
操作して行なわれていた。 （背景技術の問題点〕 従って、機器アドレス設定に誤シが生じ、トラブルが発
生したシ、アドレス変更が容易に行なうことができなか
った。又、インタフェースの試験、保守時には、常圧、
このアドレス設定に注意を払う必要があり、煩雑であっ
た。 （発明の目的〕 本発明は上記欠点に鑑みなされたもので、その目的は、
機器アドレスの設定を容易に、かつ、誤）なく行なうこ
とができる機器アドレス設定装置を提供することである
。 〔発明の概要〕 そこで本発明は、ＣＰＵから出力される所定の機器タイ
プを示すデータと、これに対応する機器アドレスをシフ
トレジスタによシ受信し、予め設定されている機器タイ
プレジスタに記憶されている機器タイプを示すデータと
上記所定の機器タイプを示すデータとを比較する。そし
て、この比較で一致すれば、受信した機器アドレスをそ
の機器のアドレスとして機器アドレスレジスタに取り込
む。もし、一致しなければ次段のインタフェース回路へ
シフトレジスタからシフトアウトされる上記所定の機器
タイプを示すデータとこれに対応する機器アドレスを送
信するインタフェース回路を各機器毎に設け、前記目的
を達成した。
定する機器アドレス設定装置に関するものである。 〔発明の技術的背景〕 電子計算機のＣＰＵのバスに接続されている種々の機器
は、夫々ハードウェアとしての機器アドレスを有してい
る。この機器アドレスを指定することＫよって、ＣＰＵ
１Ｊ：機器とアクセス可能な状態になる。 従来、この機器アドレスの設定は、機器夫々に設けられ
ているインタフェース（ＰＣＢ）上にあるスイッチ等を
操作して行なわれていた。 （背景技術の問題点〕 従って、機器アドレス設定に誤シが生じ、トラブルが発
生したシ、アドレス変更が容易に行なうことができなか
った。又、インタフェースの試験、保守時には、常圧、
このアドレス設定に注意を払う必要があり、煩雑であっ
た。 （発明の目的〕 本発明は上記欠点に鑑みなされたもので、その目的は、
機器アドレスの設定を容易に、かつ、誤）なく行なうこ
とができる機器アドレス設定装置を提供することである
。 〔発明の概要〕 そこで本発明は、ＣＰＵから出力される所定の機器タイ
プを示すデータと、これに対応する機器アドレスをシフ
トレジスタによシ受信し、予め設定されている機器タイ
プレジスタに記憶されている機器タイプを示すデータと
上記所定の機器タイプを示すデータとを比較する。そし
て、この比較で一致すれば、受信した機器アドレスをそ
の機器のアドレスとして機器アドレスレジスタに取り込
む。もし、一致しなければ次段のインタフェース回路へ
シフトレジスタからシフトアウトされる上記所定の機器
タイプを示すデータとこれに対応する機器アドレスを送
信するインタフェース回路を各機器毎に設け、前記目的
を達成した。
以下、図面を参照して本発明の一実施例を詳しく説明す
る。 第１図は、本発明による装置全体の構成図である。１は
ＣＰＵである。このＣＰＵＩＦｉ、バス２を介してイン
タフェース回路３ζ３ζ・・・、３ｎと接続されている
。そして、インタフェース回路３１．３２、・・・、３
ｎの夫々には対応する機器４１．４ち・・・、４ｎが接
続されている。 第２図はインタフェース回路３ｒ（第１番目のインタフ
ェース回路）の内部の本発明に関する各部を示し、隣接
するインタフェース回路３ｒ−１，３ｒ＋１とはパス２
の一部の信号線により看−ジーチェン方式で接続されて
いる。 図中１２は、機器アドレスレジスタである。機器アドレ
スレジスタ１２には、後述する比較回路２２の出力に応
じてシフトレジスタ１８＆Ｃ記憶される機器アドレスが
セットされる。 １３はフリップフロップである。フリップフロップ１３
は、機器アドレスレジスタ１２の「機器アドレス設定完
了」状態か「機器アドレス設定未完了」状態かを示す情
報を保持するものである。 ここで、例えば、フリップフロップ１３のＱ出力が論理
′″１”の時、「機器アドレス設定完了」を示し、論理
″′０”の時、「機器アドレス設定未完了」を示す。又
、フリップフロップ１３け、信号線１４を介してＣＰＵ
Ｉから供給されるコマンド信号によシ、クリアされる。 １５けゲートである。このグー）１５Ｆｉ、信号線２ｒ
−１を介して入力されるデータを、フリップフロップ】
３の出力が論理′″１”であれば信号線１７．２ｒを介
して次段のインタフェース回路３ｒ＋ｉＫ出力し、フリ
ップフロップ１３の出力が論理＠Ｏ”であれば自インタ
フェース回路３ｒ内部に取シ込むゲートである。 １８は、シフトレジスタである。シフトレジスタ１８は
、ゲート】５から信号線１９を介して供給される機器タ
イプを示すデータ（以下機器タイプデータと称す）およ
び機器アドレスをシフトインする機器タイプ部１８ａと
、機器アドレス部１８ｂとから成る。そして、機器アド
レス部１８ｂは、データ線２０を介して機器アドレスレ
ジスタ１２に接続されている。 ２１は機器タイプレジスタである。機器タイプレジスタ
２１は、このインタフェース回路３ｒＫ接続されている
機器４ｒの機器タイプデータを保持するものであり、予
めハードウェア的に固定されている。 ２２は比較回路である。比較回路２２は、シフトレジス
タ１８の機器タイプ部１８ａと機器タイプレジスタ２１
にデータ線２３．２４を介して接続され、その出力は機
器アドレスレジスタ１２とフリップフロップ１３に信号
線２５．２６を介して接続されている。そして、比較回
路２２は、機器タイプ部１８ａに機器タイプデータがセ
ットされると、そのデータと、機器タイプレジスタ２１
に予め設定されている機器タイプデータとを比較し、一
致信号を信号線２５．２６を介して機器アドレスレジス
タ１２と、フリップフロップ１３に出力するものである
。 ２７はシンクロナス信号発生回路である。シンクロナス
信号発生回路２７は、信号線２６を介して、比較回路２
２に持続されており、比較回路２２から一致信号を供給
されるとシンクロナス信号を、信号線２９、バス２を介
してＣＰＵＩに出力するものである。 ３０Ｆ！遅延回路である。遅延回路３０は、信号線３１
を介して供給されるデータを遅延させて出力する回路で
ある。 ３２はゲートである。ゲート３２は、遅延回路３０とフ
リップフロップ１３に夫々信号線３３と３４を介して接
続されている。そして、ゲート３２は、遅延回路３０か
ら出力されたデータを、フリップフロップ１３の出力が
論理＠′Ｏ”であれば信号線２ｒを介して次段のインタ
フェース回路３ｒ＋１に出力し、フリップフロップ１３
の出力が論理″′１”であれば、何も出力しないように
するものである。 以上のように構成された本発明の詳細な説明する。 まず、システム立上げ時にＣＰＵ１は、あらかじめ設定
されたテーブルに基づき、第１番目に転送すべき機器タ
イプデータと機器アドレスをシリアルのデータとし、更
にとのデータにスタートビット及びストップビットを付
加し、バス２上の特定の信号線を介してインタフェース
回路３１・・・３ｒ・・・あの順にディージ−チェイン
方式で出力する。 例えば、第２図のインタフェース回路３ｒにおいて、機
器アドレスレジスタ１２に機器アドレスが既に収容され
ている場合は次のようになる。すなわち、この場合、フ
リップフロップ１３の出力は論理″１″であるからゲー
ト１５は、信号線２ｒ−１を介して機器タイプデータ及
び機器アドレスが供給されると、これを信号線１７．２
ｉを介して、次段のインタフェース回路３ｒ＋、にその
まま転送する。 インタフェース回路３ｒにおいて、機器アドレスレジス
タ１２に機器アドレスが未だ収容されていない場合は次
のようになる。すなわち、この場合は、フリップフロッ
プ１３の出力は論理”０”であるから、ゲート１５は、
信号線２ｒ−１を介して供給される機器タイプデータ及
び機器アドレスを信号線１９を介してシフトレジスタ１
８に転送する。そして、シフトレジスタ１８に、これら
のデータが完全に収容されると、すなわち、機器タイプ
部１８ａＫ機器タイプデータが、機器アドレス部１８ｂ
に機器アドレスが、夫々収まると、比較回路２２は、機
器タイプ部１８ａに収容されたデータと、機器タイプレ
ジスタ２１＆ｃ収容されているデータとを比較する。 この比較の結果、両者が一致すれば、比較回路２２から
の一致信号により、機器アドレスレジスタ１２にシフト
レジスタ１８に収容されている機器アドレスがデータ線
２０を介して機器アドレスレジスタ１２に格納される。 同時に、比較回路２２から信号線２６を介して出力され
る一致信号によシ、フリップフロップ】３は「アドレス
設定完了」の情報すなわち論理ｖ′１″の状態にセット
される。 信号線２６を介してシンクロナス信号発生回路ｎに一致
信号が出力されると、シンクロナス信号発生回路２７は
、ＣＰＵＩに対し、信号線２９、バス２を介してシンク
ロナス信号を出力する。このシンクロナス信号を受は取
ったＣＰＵＩけ、第１番目の機器がバス２を取得したこ
とを確認できる。 なお、遅延回路３０からのデータはフリップフロップ１
３の出力が論理″１”となっているので、ゲート３２か
らは何も出力されない。 一方、比較回路２２において、機器タイプ部１８ａＫ収
容されたデータと、機器タイプレジスタ２１に収容され
ているデータとが一致しなければ上記一致信号が出力さ
れない。一方シフトレジスタ１８に収容されたデータは
シフトされ、一定時間の後、信号線３１、遅延回路３０
、信号線３３を介してゲート３２に供給される。このと
き、ゲート３２は、フリップフロップ１３の出力が「ア
ドレス設定未完了」の情報すなわち論理″′０”である
ことから、供給されたデータをその壕ま、信号線２ｒを
介して次段のインタフェース回路３ｒ＋１に転送する。 他のインタフェース回路に、機器タイプデータ及び機器
アドレスが供給された場合も、インタフニーＪ ａｍａ
、において行なわれた動作と同様の動作が行なわれる。 以上のように１本実施例によれば、ＣＰＵＩＫ、予め設
定すべき機器アドレスとこれに対応する機器タイプデー
タとを出力するようにプログラムしておけば、機器に予
め設定した機器タイプデータとの一歇により機器アドレ
スが自動的に設定される。 更に１機器アドレス１２に、一旦格納した機器アドレス
を変更する場合には、ＣＰＵＩから信号線１４を介して
コマンド信号を供給してフリッププロップ１３をリセッ
トし、前述のような機器アドレス設定を行なえば、容易
に変更することができる。
る。 第１図は、本発明による装置全体の構成図である。１は
ＣＰＵである。このＣＰＵＩＦｉ、バス２を介してイン
タフェース回路３ζ３ζ・・・、３ｎと接続されている
。そして、インタフェース回路３１．３２、・・・、３
ｎの夫々には対応する機器４１．４ち・・・、４ｎが接
続されている。 第２図はインタフェース回路３ｒ（第１番目のインタフ
ェース回路）の内部の本発明に関する各部を示し、隣接
するインタフェース回路３ｒ−１，３ｒ＋１とはパス２
の一部の信号線により看−ジーチェン方式で接続されて
いる。 図中１２は、機器アドレスレジスタである。機器アドレ
スレジスタ１２には、後述する比較回路２２の出力に応
じてシフトレジスタ１８＆Ｃ記憶される機器アドレスが
セットされる。 １３はフリップフロップである。フリップフロップ１３
は、機器アドレスレジスタ１２の「機器アドレス設定完
了」状態か「機器アドレス設定未完了」状態かを示す情
報を保持するものである。 ここで、例えば、フリップフロップ１３のＱ出力が論理
′″１”の時、「機器アドレス設定完了」を示し、論理
″′０”の時、「機器アドレス設定未完了」を示す。又
、フリップフロップ１３け、信号線１４を介してＣＰＵ
Ｉから供給されるコマンド信号によシ、クリアされる。 １５けゲートである。このグー）１５Ｆｉ、信号線２ｒ
−１を介して入力されるデータを、フリップフロップ】
３の出力が論理′″１”であれば信号線１７．２ｒを介
して次段のインタフェース回路３ｒ＋ｉＫ出力し、フリ
ップフロップ１３の出力が論理＠Ｏ”であれば自インタ
フェース回路３ｒ内部に取シ込むゲートである。 １８は、シフトレジスタである。シフトレジスタ１８は
、ゲート】５から信号線１９を介して供給される機器タ
イプを示すデータ（以下機器タイプデータと称す）およ
び機器アドレスをシフトインする機器タイプ部１８ａと
、機器アドレス部１８ｂとから成る。そして、機器アド
レス部１８ｂは、データ線２０を介して機器アドレスレ
ジスタ１２に接続されている。 ２１は機器タイプレジスタである。機器タイプレジスタ
２１は、このインタフェース回路３ｒＫ接続されている
機器４ｒの機器タイプデータを保持するものであり、予
めハードウェア的に固定されている。 ２２は比較回路である。比較回路２２は、シフトレジス
タ１８の機器タイプ部１８ａと機器タイプレジスタ２１
にデータ線２３．２４を介して接続され、その出力は機
器アドレスレジスタ１２とフリップフロップ１３に信号
線２５．２６を介して接続されている。そして、比較回
路２２は、機器タイプ部１８ａに機器タイプデータがセ
ットされると、そのデータと、機器タイプレジスタ２１
に予め設定されている機器タイプデータとを比較し、一
致信号を信号線２５．２６を介して機器アドレスレジス
タ１２と、フリップフロップ１３に出力するものである
。 ２７はシンクロナス信号発生回路である。シンクロナス
信号発生回路２７は、信号線２６を介して、比較回路２
２に持続されており、比較回路２２から一致信号を供給
されるとシンクロナス信号を、信号線２９、バス２を介
してＣＰＵＩに出力するものである。 ３０Ｆ！遅延回路である。遅延回路３０は、信号線３１
を介して供給されるデータを遅延させて出力する回路で
ある。 ３２はゲートである。ゲート３２は、遅延回路３０とフ
リップフロップ１３に夫々信号線３３と３４を介して接
続されている。そして、ゲート３２は、遅延回路３０か
ら出力されたデータを、フリップフロップ１３の出力が
論理＠′Ｏ”であれば信号線２ｒを介して次段のインタ
フェース回路３ｒ＋１に出力し、フリップフロップ１３
の出力が論理″′１”であれば、何も出力しないように
するものである。 以上のように構成された本発明の詳細な説明する。 まず、システム立上げ時にＣＰＵ１は、あらかじめ設定
されたテーブルに基づき、第１番目に転送すべき機器タ
イプデータと機器アドレスをシリアルのデータとし、更
にとのデータにスタートビット及びストップビットを付
加し、バス２上の特定の信号線を介してインタフェース
回路３１・・・３ｒ・・・あの順にディージ−チェイン
方式で出力する。 例えば、第２図のインタフェース回路３ｒにおいて、機
器アドレスレジスタ１２に機器アドレスが既に収容され
ている場合は次のようになる。すなわち、この場合、フ
リップフロップ１３の出力は論理″１″であるからゲー
ト１５は、信号線２ｒ−１を介して機器タイプデータ及
び機器アドレスが供給されると、これを信号線１７．２
ｉを介して、次段のインタフェース回路３ｒ＋、にその
まま転送する。 インタフェース回路３ｒにおいて、機器アドレスレジス
タ１２に機器アドレスが未だ収容されていない場合は次
のようになる。すなわち、この場合は、フリップフロッ
プ１３の出力は論理”０”であるから、ゲート１５は、
信号線２ｒ−１を介して供給される機器タイプデータ及
び機器アドレスを信号線１９を介してシフトレジスタ１
８に転送する。そして、シフトレジスタ１８に、これら
のデータが完全に収容されると、すなわち、機器タイプ
部１８ａＫ機器タイプデータが、機器アドレス部１８ｂ
に機器アドレスが、夫々収まると、比較回路２２は、機
器タイプ部１８ａに収容されたデータと、機器タイプレ
ジスタ２１＆ｃ収容されているデータとを比較する。 この比較の結果、両者が一致すれば、比較回路２２から
の一致信号により、機器アドレスレジスタ１２にシフト
レジスタ１８に収容されている機器アドレスがデータ線
２０を介して機器アドレスレジスタ１２に格納される。 同時に、比較回路２２から信号線２６を介して出力され
る一致信号によシ、フリップフロップ】３は「アドレス
設定完了」の情報すなわち論理ｖ′１″の状態にセット
される。 信号線２６を介してシンクロナス信号発生回路ｎに一致
信号が出力されると、シンクロナス信号発生回路２７は
、ＣＰＵＩに対し、信号線２９、バス２を介してシンク
ロナス信号を出力する。このシンクロナス信号を受は取
ったＣＰＵＩけ、第１番目の機器がバス２を取得したこ
とを確認できる。 なお、遅延回路３０からのデータはフリップフロップ１
３の出力が論理″１”となっているので、ゲート３２か
らは何も出力されない。 一方、比較回路２２において、機器タイプ部１８ａＫ収
容されたデータと、機器タイプレジスタ２１に収容され
ているデータとが一致しなければ上記一致信号が出力さ
れない。一方シフトレジスタ１８に収容されたデータは
シフトされ、一定時間の後、信号線３１、遅延回路３０
、信号線３３を介してゲート３２に供給される。このと
き、ゲート３２は、フリップフロップ１３の出力が「ア
ドレス設定未完了」の情報すなわち論理″′０”である
ことから、供給されたデータをその壕ま、信号線２ｒを
介して次段のインタフェース回路３ｒ＋１に転送する。 他のインタフェース回路に、機器タイプデータ及び機器
アドレスが供給された場合も、インタフニーＪ ａｍａ
、において行なわれた動作と同様の動作が行なわれる。 以上のように１本実施例によれば、ＣＰＵＩＫ、予め設
定すべき機器アドレスとこれに対応する機器タイプデー
タとを出力するようにプログラムしておけば、機器に予
め設定した機器タイプデータとの一歇により機器アドレ
スが自動的に設定される。 更に１機器アドレス１２に、一旦格納した機器アドレス
を変更する場合には、ＣＰＵＩから信号線１４を介して
コマンド信号を供給してフリッププロップ１３をリセッ
トし、前述のような機器アドレス設定を行なえば、容易
に変更することができる。
以上説明したように１本発明によれば、機器アドレスは
ソフトウェアによシ設定することができ するので、
設定誤りが無くなる。又、機器アドレスの変更は、従来
のように、インタフェースの引き抜き、スイッチ等の設
定を変更するような作業を必要としないので、オンライ
ンでも可能である。 更ニ、インタフェース交換時、機器アドレス設定に要す
る煩雑さが無くなる。
ソフトウェアによシ設定することができ するので、
設定誤りが無くなる。又、機器アドレスの変更は、従来
のように、インタフェースの引き抜き、スイッチ等の設
定を変更するような作業を必要としないので、オンライ
ンでも可能である。 更ニ、インタフェース交換時、機器アドレス設定に要す
る煩雑さが無くなる。
【図面の簡単な説明】
第１図は、本発明装置の全体のブロック図、第２図は、
第１図に示したインタフェース回路内部を示すブロック
図である。 １・・・ＣＰＵ ２・・・バス３ｍ、３２
、・・・３ｄ・・インタフェース回路１２・・・機器ア
ドレスレジスタ １３・・・フリップフロップ １５・・・ゲート １８・・・シフトレジス
タ２１・・・機器タイプレジスタ ２２・・・比較回路
２７・・・シンクロナス信号発生回路 ３０・・・遅延回路 ３２・・・ゲート代理人
弁理士 則 近 憲 佑 （他１名）
第１図に示したインタフェース回路内部を示すブロック
図である。 １・・・ＣＰＵ ２・・・バス３ｍ、３２
、・・・３ｄ・・インタフェース回路１２・・・機器ア
ドレスレジスタ １３・・・フリップフロップ １５・・・ゲート １８・・・シフトレジス
タ２１・・・機器タイプレジスタ ２２・・・比較回路
２７・・・シンクロナス信号発生回路 ３０・・・遅延回路 ３２・・・ゲート代理人
弁理士 則 近 憲 佑 （他１名）
Claims (1)
- 【特許請求の範囲】 所定の機器タイプを示すデータと、これに対応する４！
Ａ器アドレスを出力するＣＰＵと、予め設定される機器
タイプを示すデータを記憶する機器タイプレジスタと１
機器アドレスを収容する機器アドレスレジスタと、 上記ＣＰＵからの機器タイプを示すデータおよび機器ア
ドレスを記憶するシフトレジスタと、比較回路とを有し
、上記シフトレジスタに記憶された上記所定の機器タイ
プを示すデータと上記機器タイプレジスタからの機器タ
イプを示すデータを上記比較回路によシ比較し、両者が
一致すれば上記シフトレジスタに記憶される対応する機
器アドレスを前記機器アドレスレジスタに収容し、不一
致であれば次段のインタフェース回路に上記シフトレジ
スタの内容を出力する各機器毎に設けられるインタフェ
ース回路とから成る機器アドレス設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16220182A JPS5952331A (ja) | 1982-09-20 | 1982-09-20 | 機器アドレス設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16220182A JPS5952331A (ja) | 1982-09-20 | 1982-09-20 | 機器アドレス設定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952331A true JPS5952331A (ja) | 1984-03-26 |
Family
ID=15749896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16220182A Pending JPS5952331A (ja) | 1982-09-20 | 1982-09-20 | 機器アドレス設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952331A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281252U (ja) * | 1985-11-09 | 1987-05-23 | ||
| US4875158A (en) * | 1985-08-14 | 1989-10-17 | Apple Computer, Inc. | Method for requesting service by a device which generates a service request signal successively until it is serviced |
| US4910655A (en) * | 1985-08-14 | 1990-03-20 | Apple Computer, Inc. | Apparatus for transferring signals and data under the control of a host computer |
| US4912627A (en) * | 1985-08-14 | 1990-03-27 | Apple Computer, Inc. | Method for storing a second number as a command address of a first peripheral device and a third number as a command address of a second peripheral device |
| US4918598A (en) * | 1985-08-14 | 1990-04-17 | Apple Computer, Inc. | Method for selectively activating and deactivating devices having same first address and different extended addresses |
-
1982
- 1982-09-20 JP JP16220182A patent/JPS5952331A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4875158A (en) * | 1985-08-14 | 1989-10-17 | Apple Computer, Inc. | Method for requesting service by a device which generates a service request signal successively until it is serviced |
| US4910655A (en) * | 1985-08-14 | 1990-03-20 | Apple Computer, Inc. | Apparatus for transferring signals and data under the control of a host computer |
| US4912627A (en) * | 1985-08-14 | 1990-03-27 | Apple Computer, Inc. | Method for storing a second number as a command address of a first peripheral device and a third number as a command address of a second peripheral device |
| US4918598A (en) * | 1985-08-14 | 1990-04-17 | Apple Computer, Inc. | Method for selectively activating and deactivating devices having same first address and different extended addresses |
| JPS6281252U (ja) * | 1985-11-09 | 1987-05-23 |
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