JPS5922291A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5922291A JPS5922291A JP57132752A JP13275282A JPS5922291A JP S5922291 A JPS5922291 A JP S5922291A JP 57132752 A JP57132752 A JP 57132752A JP 13275282 A JP13275282 A JP 13275282A JP S5922291 A JPS5922291 A JP S5922291A
- Authority
- JP
- Japan
- Prior art keywords
- strobe signal
- column address
- signal
- data
- address strobe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体記憶装置のデータ読み出しモード、特
にページモードとニブルモードの両モードを同一メモリ
上において実現することができる半導体記憶装置に関す
るものである。
にページモードとニブルモードの両モードを同一メモリ
上において実現することができる半導体記憶装置に関す
るものである。
従来、ダイナミック型半導体記憶装置のデータ読み出し
方法の１つのモードとしてページ・モードがあった。こ
のモードの場合の半導体記憶装置に与えられる外部信号
の読み出し時のタイミングを第１図に示す。この場合、
まず、外部ロウ・アドレス・ストローブ信号（Ｅｘｔ−
ＲＡＳ）が”Ｌ”の活性化状態になり、これをトリガと
してロウ・アドレスが半導体記憶装置内に取り込まれ、
このアドレスに対応した１本のワード線が選択される。
方法の１つのモードとしてページ・モードがあった。こ
のモードの場合の半導体記憶装置に与えられる外部信号
の読み出し時のタイミングを第１図に示す。この場合、
まず、外部ロウ・アドレス・ストローブ信号（Ｅｘｔ−
ＲＡＳ）が”Ｌ”の活性化状態になり、これをトリガと
してロウ・アドレスが半導体記憶装置内に取り込まれ、
このアドレスに対応した１本のワード線が選択される。
次に、外部コラム・アドレス・ストローブ信号（Ｅｘｔ
φふ茗）が”１．＋１の活性状態になり、これをトリガ
としてコラム・アドレスが半導体記憶装置内に取り込ま
れ、このアドレスに対応した１本のディジット線が選択
され、１つのメモリ・セルの情報が読み出される。つい
で、外部コラム・アドレス・ストローブ信号（Ｅｘｔ−
（”ＡＳ ）が”Ｈ′ルベルの不活性状態になり、コラ
ム・デコーダおよびデータ出力回路がリセットされる。
φふ茗）が”１．＋１の活性状態になり、これをトリガ
としてコラム・アドレスが半導体記憶装置内に取り込ま
れ、このアドレスに対応した１本のディジット線が選択
され、１つのメモリ・セルの情報が読み出される。つい
で、外部コラム・アドレス・ストローブ信号（Ｅｘｔ−
（”ＡＳ ）が”Ｈ′ルベルの不活性状態になり、コラ
ム・デコーダおよびデータ出力回路がリセットされる。
次いで、再び外部コラム・アドレス・ストローブ信号（
Ｅｘｔ・石化）が”Ｌ”になり、異なったコラム・アド
レスが取り込まれ、そのアドレスに対応したディジット
線が選択され、データが読み出される。この場合、ロウ
・アドレスは同一状態を保っているので、ページ・モー
ドはロウ・アドレスで選択される１本のワード線に接続
されるメモリ・セルを、コラム・アドレスを変化させる
ことにより、ディジット線を切り換え、順次読み出すモ
ードということができる。しかし、このページ・モード
だけが可能な半導体記憶装置では外部コラム・アドレス
・ストローブ信号（Ｅｘｔ Ｐ ＣＡＳ ）を”■１”
にするたびにコラム・デコーダがリセットされ、次に外
部コラム・アドレス・ストローブ信号（Ｅｘｔ ｅ Ｃ
ＡＳ ’）が”Ｌ”になるときに、再び外部からコラム
・アドレス信号を与えなければコラム・アドレスが決定
できない構造になっている。このことについて更に説明
すると、ＣＡＳバッファは第２図に示すように、外部コ
ラム・アドレス・ストローブ信号（Ｅｘｔ・Ｗ）と同期
した内部クロックＩｎｔ−ＣＡＳ 、 Ｉｎｔ。
Ｅｘｔ・石化）が”Ｌ”になり、異なったコラム・アド
レスが取り込まれ、そのアドレスに対応したディジット
線が選択され、データが読み出される。この場合、ロウ
・アドレスは同一状態を保っているので、ページ・モー
ドはロウ・アドレスで選択される１本のワード線に接続
されるメモリ・セルを、コラム・アドレスを変化させる
ことにより、ディジット線を切り換え、順次読み出すモ
ードということができる。しかし、このページ・モード
だけが可能な半導体記憶装置では外部コラム・アドレス
・ストローブ信号（Ｅｘｔ Ｐ ＣＡＳ ）を”■１”
にするたびにコラム・デコーダがリセットされ、次に外
部コラム・アドレス・ストローブ信号（Ｅｘｔ ｅ Ｃ
ＡＳ ’）が”Ｌ”になるときに、再び外部からコラム
・アドレス信号を与えなければコラム・アドレスが決定
できない構造になっている。このことについて更に説明
すると、ＣＡＳバッファは第２図に示すように、外部コ
ラム・アドレス・ストローブ信号（Ｅｘｔ・Ｗ）と同期
した内部クロックＩｎｔ−ＣＡＳ 、 Ｉｎｔ。
ＣＡＳを発生する構成になっていた。この内、Ｉｎｔ・
ＣＡＳはアドレス・バッファ回路に入力され、これをト
リガとして、コラム・アドレス信号（ａＯ〜＆７）が発
生される。まだ、Ｉｎｔ−６西は一例として第３図に示
すコラム・デコーダに入力され、Ｅｘｔ ＩＩＣＡＳが
”Ｈ″の期間、ノードＡを７Ｈ”レベルにプリチャージ
し、デコーダをリセットする。その状態から、コラム・
アドレス信号（ａ ｏ−ａ ｓ ）が入力され、コラム
・アドレス信号（ａ ｏ〜ａ ５ ）まですべて”ＬＩ
＋レベルで、トランジスタ（Ｔｒｉ−Ｔｒｓ）がすべて
オフしているデコーダだけ、ブリ・チャージされだノー
ドへの電位を″Ｈ＋＋レベルのまま保ち、他のデコーダ
のノードＡは、すべて冗゛２レベルになる。従って、ノ
ードＡが°Ｈ°“のデコーダだけトランジスタ（Ｔｒ７
）がオンしており、１１０線とディジット線は導通する
。しだがって、ＥｘｔｅＣＡＳがＨ”になればコラム・
デコーダがリセットされ、Ｌ”′になればＩｎｔ・ＣＡ
Ｓが発生し、これにより、コラム・アドレス信号が発生
され、デコーダを動作させる構成となっている。
ＣＡＳはアドレス・バッファ回路に入力され、これをト
リガとして、コラム・アドレス信号（ａＯ〜＆７）が発
生される。まだ、Ｉｎｔ−６西は一例として第３図に示
すコラム・デコーダに入力され、Ｅｘｔ ＩＩＣＡＳが
”Ｈ″の期間、ノードＡを７Ｈ”レベルにプリチャージ
し、デコーダをリセットする。その状態から、コラム・
アドレス信号（ａ ｏ−ａ ｓ ）が入力され、コラム
・アドレス信号（ａ ｏ〜ａ ５ ）まですべて”ＬＩ
＋レベルで、トランジスタ（Ｔｒｉ−Ｔｒｓ）がすべて
オフしているデコーダだけ、ブリ・チャージされだノー
ドへの電位を″Ｈ＋＋レベルのまま保ち、他のデコーダ
のノードＡは、すべて冗゛２レベルになる。従って、ノ
ードＡが°Ｈ°“のデコーダだけトランジスタ（Ｔｒ７
）がオンしており、１１０線とディジット線は導通する
。しだがって、ＥｘｔｅＣＡＳがＨ”になればコラム・
デコーダがリセットされ、Ｌ”′になればＩｎｔ・ＣＡ
Ｓが発生し、これにより、コラム・アドレス信号が発生
され、デコーダを動作させる構成となっている。
一方、近来、ニブル・モードなる新しいデータ読み出し
方法が提案され実用化されようとしている。このモード
の場合、外部入力信号の読み出し時のタイミング関係を
第４図に示す。また、６４にビット会ダイナミック・Ｒ
ＡＭについて、この構成法の一例を第５図に示す。すな
わち、第５図は従来のニブル・モー ド用能な半導体記
憶装置を示す回路構成図である。同図において、（ＭＯ
）はマトリックス状に配列したメモリ・七ノへ （ＣＢ
）はＣＡＳバッファ、（ＲＢ）はＲＡＳバッファ、（Ｒ
Ｄ）はロウ・デコーダ、（ＣＤ）ハコラム・デコーダ、
（ＡＯ） 〜（Ａ７）はアドレス・バッファ回路、（Ｄ
ＲＩ）〜（ＤＲ４）はデータ拳レジスタ、（ＤＳｌ）〜
（ＤＳ４）はデータ・セレクト・シフト・レジスタ、（
ＳＡ）はセンス・アンプ、（ＳＷｔ ） （ＳＷｔ ）
はスイッチ、（ＯＢ）は出力バッファである。
方法が提案され実用化されようとしている。このモード
の場合、外部入力信号の読み出し時のタイミング関係を
第４図に示す。また、６４にビット会ダイナミック・Ｒ
ＡＭについて、この構成法の一例を第５図に示す。すな
わち、第５図は従来のニブル・モー ド用能な半導体記
憶装置を示す回路構成図である。同図において、（ＭＯ
）はマトリックス状に配列したメモリ・七ノへ （ＣＢ
）はＣＡＳバッファ、（ＲＢ）はＲＡＳバッファ、（Ｒ
Ｄ）はロウ・デコーダ、（ＣＤ）ハコラム・デコーダ、
（ＡＯ） 〜（Ａ７）はアドレス・バッファ回路、（Ｄ
ＲＩ）〜（ＤＲ４）はデータ拳レジスタ、（ＤＳｌ）〜
（ＤＳ４）はデータ・セレクト・シフト・レジスタ、（
ＳＡ）はセンス・アンプ、（ＳＷｔ ） （ＳＷｔ ）
はスイッチ、（ＯＢ）は出力バッファである。
次に、上記構成による半導体記憶装置の動作について説
明する。まず、外部ロウ・アドレス・ストローブ信号（
Ｅｘｔ−ＲＡＳ ）が”Ｌ′になり、とれをトリガとし
てアドレス・バッファ回路（ＡＯ）〜（八７）が動作し
、ロウ・アドレス信号（ａ ｏ”ａ ７ ）が半導体記
憶装置内に取り込まれ、２５６本のワード線（ＷＬＯ）
〜（ＷＬ２５５ ） の内の１本が、ロウ・デコー
ダ（ＲＤ）により選択される。次に、外部コラム・アド
レス・ストローブ信号（Ｅｘｔ−ＣＡＳ ）がＬ″にな
り、これをトリガとしてアドレス・バッファ回路（ＡＯ
）〜（Ａ７）が動作する。このうち、アドレス・バッフ
ァ回路（Ａｏ ）〜（Ａ５）のアドレス信号（ａＯ〜ａ
５）がコラム・デコーダ（ＣＤ）に入力され、２５６本
のディジット線（ＤＬＯ）〜（ＤＩ、２５５） の内
から、４本のディジット線が選択される。しだかって、
この４本のディジット線上に現われていたメモリ・セル
（ＭＣ）の情報は４対の■１０線（Ｉ／１０１）〜（工
１０４）を通って、データ・レジスタ（ＤＲＩ）〜（Ｄ
Ｒ４）に格納される。次に、残りのアドレス・バッファ
回路（八６）および（八７）のコラム・アドレス信号（
ａ６）および（ａ７）がデータ・セレクト・シフト・レ
ジスタ（ＤＳｌ）〜（ＤＳ４）に入力され、４個のスイ
ッチ（ＳＷｌ）〜（８ｗ４）の内の１つがオンし、デー
タ・レジスタの内容が出力バッファ回路（ＯＢ）を通っ
て、出力される。この時、第４図に示しだように、外部
ロウ・アドレス・ストローブ信号（Ｅｘｔ−化体）をＬ
゛にしたまま、外部コラム・アドレス・ストローブ信号
（Ｅｘｔ・へも）を一度゛Ｈ″にし、再び”Ｌ“にする
と、シフト・レジスタが動作し、選択されたスイッチが
オフし、次のスイッチがオンする。−例として、アドレ
ス・バッファ回路（Ａ６）および（Ａ７ ）のコラム・
アドレス信号（ａ６）および（ａ７）により、スイッチ
（ＳＷｌ）が選択されオンしていたとすると、シフト・
レジスタ（ＤＳＩ ）が１つ動き、スイッチ（ＳＷｔ）
をオフとすると共に、スイッチ（ＳＷ２ ）がオンにな
る。
明する。まず、外部ロウ・アドレス・ストローブ信号（
Ｅｘｔ−ＲＡＳ ）が”Ｌ′になり、とれをトリガとし
てアドレス・バッファ回路（ＡＯ）〜（八７）が動作し
、ロウ・アドレス信号（ａ ｏ”ａ ７ ）が半導体記
憶装置内に取り込まれ、２５６本のワード線（ＷＬＯ）
〜（ＷＬ２５５ ） の内の１本が、ロウ・デコー
ダ（ＲＤ）により選択される。次に、外部コラム・アド
レス・ストローブ信号（Ｅｘｔ−ＣＡＳ ）がＬ″にな
り、これをトリガとしてアドレス・バッファ回路（ＡＯ
）〜（Ａ７）が動作する。このうち、アドレス・バッフ
ァ回路（Ａｏ ）〜（Ａ５）のアドレス信号（ａＯ〜ａ
５）がコラム・デコーダ（ＣＤ）に入力され、２５６本
のディジット線（ＤＬＯ）〜（ＤＩ、２５５） の内
から、４本のディジット線が選択される。しだかって、
この４本のディジット線上に現われていたメモリ・セル
（ＭＣ）の情報は４対の■１０線（Ｉ／１０１）〜（工
１０４）を通って、データ・レジスタ（ＤＲＩ）〜（Ｄ
Ｒ４）に格納される。次に、残りのアドレス・バッファ
回路（八６）および（八７）のコラム・アドレス信号（
ａ６）および（ａ７）がデータ・セレクト・シフト・レ
ジスタ（ＤＳｌ）〜（ＤＳ４）に入力され、４個のスイ
ッチ（ＳＷｌ）〜（８ｗ４）の内の１つがオンし、デー
タ・レジスタの内容が出力バッファ回路（ＯＢ）を通っ
て、出力される。この時、第４図に示しだように、外部
ロウ・アドレス・ストローブ信号（Ｅｘｔ−化体）をＬ
゛にしたまま、外部コラム・アドレス・ストローブ信号
（Ｅｘｔ・へも）を一度゛Ｈ″にし、再び”Ｌ“にする
と、シフト・レジスタが動作し、選択されたスイッチが
オフし、次のスイッチがオンする。−例として、アドレ
ス・バッファ回路（Ａ６）および（Ａ７ ）のコラム・
アドレス信号（ａ６）および（ａ７）により、スイッチ
（ＳＷｌ）が選択されオンしていたとすると、シフト・
レジスタ（ＤＳＩ ）が１つ動き、スイッチ（ＳＷｔ）
をオフとすると共に、スイッチ（ＳＷ２ ）がオンにな
る。
このように、ニブル・モードでは外部ロウ嗜アドレス・
ストローブ信号（Ｅｘｔ−ＲＡＳ ）をＬ”にしたまま
、外部コラム・アドレス・ストローブ信号（Ｅｘｔ −
ＣＡＳ ）を“Ｌ”→”ＨＩＩ→”Ｌ”→”Ｈ”として
いくと、外部アドレスには無関係に、シフト・レジスタ
（ＤＳｌ）〜（ＤＳ４）が動作することによって、デー
タ・レジスタ（ＤＲＩ）〜（ＤＲ４）に格納されたデー
タが順次読み出される。このように、ニブル・モードは
ページ・モードと異なり、コラム・アドレスによらずデ
ータが読み出されるので、アドレス・バッファ回路（八
〇）〜（Ａ７）を動作させる必要か力く、高速にデータ
を読み出すことができる。
ストローブ信号（Ｅｘｔ−ＲＡＳ ）をＬ”にしたまま
、外部コラム・アドレス・ストローブ信号（Ｅｘｔ −
ＣＡＳ ）を“Ｌ”→”ＨＩＩ→”Ｌ”→”Ｈ”として
いくと、外部アドレスには無関係に、シフト・レジスタ
（ＤＳｌ）〜（ＤＳ４）が動作することによって、デー
タ・レジスタ（ＤＲＩ）〜（ＤＲ４）に格納されたデー
タが順次読み出される。このように、ニブル・モードは
ページ・モードと異なり、コラム・アドレスによらずデ
ータが読み出されるので、アドレス・バッファ回路（八
〇）〜（Ａ７）を動作させる必要か力く、高速にデータ
を読み出すことができる。
更に説明すると、従来のニブル・モードだけが可能な半
導体記憶装置では第６図および第７図に示すように、コ
ラム・デコーダはＩｎｔ−ＲＡＳ信号によりブリ・チャ
ージされ、リセットされていた。
導体記憶装置では第６図および第７図に示すように、コ
ラム・デコーダはＩｎｔ−ＲＡＳ信号によりブリ・チャ
ージされ、リセットされていた。
従って、Ｅｘｔ ＠ＲＡＳがＬ”の周期はＦＪｘｔ ”
ＣＡＳを”Ｈ”としてもコラム・デコーダがリセット
されるより、リセットされる構成になっているので、Ｅ
ｘｔ−Ｒ’ＡＳが”Ｌ”の間、シフト・レジスタとして
動作可能となっでいたが、このことはいいかえればＥｘ
ｔ−”ｊＸｓのザイクル毎にコラム・アドレスを変化で
きるページ・モードは不可能であった。
ＣＡＳを”Ｈ”としてもコラム・デコーダがリセット
されるより、リセットされる構成になっているので、Ｅ
ｘｔ−Ｒ’ＡＳが”Ｌ”の間、シフト・レジスタとして
動作可能となっでいたが、このことはいいかえればＥｘ
ｔ−”ｊＸｓのザイクル毎にコラム・アドレスを変化で
きるページ・モードは不可能であった。
しかしながら、従来の半導体記憶装置ではページ・モー
ドとニブル・モードは全く半導体記憶装置内の動作が異
なるのにもかかわらず、第１図および第４図に示すよう
に、外部ロウ・アドレス・ストローブ信号（Ｅｘｔ−Ｒ
ＡＳ）および外部コラム・アドレス酔ストローブ信号（
Ｅｘｔ−υ罷）のタイミング関係が全く同一であるので
、ページ−モードとニブル・モードの両者を区別できず
、同一の半導体記憶装置上では両モードを用いることが
できず、どちらか一方のモードしか実行できない欠点が
あった。
ドとニブル・モードは全く半導体記憶装置内の動作が異
なるのにもかかわらず、第１図および第４図に示すよう
に、外部ロウ・アドレス・ストローブ信号（Ｅｘｔ−Ｒ
ＡＳ）および外部コラム・アドレス酔ストローブ信号（
Ｅｘｔ−υ罷）のタイミング関係が全く同一であるので
、ページ−モードとニブル・モードの両者を区別できず
、同一の半導体記憶装置上では両モードを用いることが
できず、どちらか一方のモードしか実行できない欠点が
あった。
したがって、この発明の目的はページ・モードとニブル
・モードの両モードを同一メモリ上において実行するこ
とができる半導体記憶装置を提供するものである。
・モードの両モードを同一メモリ上において実行するこ
とができる半導体記憶装置を提供するものである。
このような目的を達成するだめ、この発明はメモリ内部
にデータ・セレクト・シフト・レジスタの数に相当する
ビット構成のカウンタを設け、このカウンタが外部ロウ
・アドレス・ストローブ信号をＬ″の状態で、かつ外部
コラム・アドレス・ストローブ信号が”Ｌ″から”Ｈ”
になる時だけ、カウント・アップするように構成し、こ
のカウンタがデーターセレクト−シフト−レジスタの数
までカウント・アップした際のみ、強制的にコラム・デ
コーダおよびデータ・セレクト・シフト・レジスタをリ
セットするものであり、以下実施例を用いて詳細に説明
する。
にデータ・セレクト・シフト・レジスタの数に相当する
ビット構成のカウンタを設け、このカウンタが外部ロウ
・アドレス・ストローブ信号をＬ″の状態で、かつ外部
コラム・アドレス・ストローブ信号が”Ｌ″から”Ｈ”
になる時だけ、カウント・アップするように構成し、こ
のカウンタがデーターセレクト−シフト−レジスタの数
までカウント・アップした際のみ、強制的にコラム・デ
コーダおよびデータ・セレクト・シフト・レジスタをリ
セットするものであり、以下実施例を用いて詳細に説明
する。
第８図はこの発明に係る半導体記憶装置の一実施例を示
す回路構成図であり、−例として６４にダイナミックＲ
ＡＭの場合を示す。同図において、（ＣＯＴ）はデータ
・セレクト・シフト・レジスタ（ＤＳＩ）〜（ＤＳ４）
の数に相当するビット（この場合４ビツト）から構成さ
れるカウンタであり、外部ロウ・アドレス・ストローブ
信号（Ｅｘｔ −ＲＡＳ ）がＬ”で、かつ外部コラム
・アドレス・ストローブ信号（Ｅｘｔ −ＣＡＳ ）が
”Ｌ”から”■（”だなるときだけ、このカウンタ（Ｃ
ＯＴ）がカウント・アップする。
す回路構成図であり、−例として６４にダイナミックＲ
ＡＭの場合を示す。同図において、（ＣＯＴ）はデータ
・セレクト・シフト・レジスタ（ＤＳＩ）〜（ＤＳ４）
の数に相当するビット（この場合４ビツト）から構成さ
れるカウンタであり、外部ロウ・アドレス・ストローブ
信号（Ｅｘｔ −ＲＡＳ ）がＬ”で、かつ外部コラム
・アドレス・ストローブ信号（Ｅｘｔ −ＣＡＳ ）が
”Ｌ”から”■（”だなるときだけ、このカウンタ（Ｃ
ＯＴ）がカウント・アップする。
そして、このカウンタ（ＣＯＴ ）がデータ・セレクト
・シフト・レジスタ（ＤＳＩ）〜（ＤＳ４）の数までカ
ウント・アップしたとき、リセット信号を出力し、コラ
ム・デコーダ（ＣＤ）およびデータ・セレクト・シフト
・レジスタ（ＤＳＩ）〜（ＤＳ４）を強制的にリセット
する。
・シフト・レジスタ（ＤＳＩ）〜（ＤＳ４）の数までカ
ウント・アップしたとき、リセット信号を出力し、コラ
ム・デコーダ（ＣＤ）およびデータ・セレクト・シフト
・レジスタ（ＤＳＩ）〜（ＤＳ４）を強制的にリセット
する。
なお、前記ＣＡＳバッファ（ＣＢ）には前記カウンタ（
ＣＯＴ）から出力する４ピツト・カウント・アップ信号
の入力によってトリガされ、内部ＣＡＳ信号を発生する
機能が付加されている。すなわち、第９図に示すように
、ＣＡＳ系の信号を２種類（ＣＡＳＡ 。
ＣＯＴ）から出力する４ピツト・カウント・アップ信号
の入力によってトリガされ、内部ＣＡＳ信号を発生する
機能が付加されている。すなわち、第９図に示すように
、ＣＡＳ系の信号を２種類（ＣＡＳＡ 。
ＣＡＳＢ ）を発生するように構成されている。また
、コラム・デコーダ（ＣＤ）は第１０図に示すように構
成されている。また、データ・セレクト・シフト・レジ
スタ（ＤＳＩ）〜（ＤＳ４）はその１段のみを第１１図
に示す。したがって、この第１１図に示す回路を４段シ
リアルに接続するが、入力するコラム−アドレス信号の
みが異なるものである。すなわち（’ａ６．ａ７）、（
ａ６．ａ７）ｌ （ａ６・ａ７）＋（ａ６．ａ７）の４
組である。
、コラム・デコーダ（ＣＤ）は第１０図に示すように構
成されている。また、データ・セレクト・シフト・レジ
スタ（ＤＳＩ）〜（ＤＳ４）はその１段のみを第１１図
に示す。したがって、この第１１図に示す回路を４段シ
リアルに接続するが、入力するコラム−アドレス信号の
みが異なるものである。すなわち（’ａ６．ａ７）、（
ａ６．ａ７）ｌ （ａ６・ａ７）＋（ａ６．ａ７）の４
組である。
次に上記構成による半導体記憶装置の動作について説明
する。まず、両モードで動作する場合について第９図お
よび第１０図を参照して説明する。
する。まず、両モードで動作する場合について第９図お
よび第１０図を参照して説明する。
今、カウンタ（ＣＯＴ）は外部ロウ・アドレス・ストロ
ーブ信号（Ｅｘｔ −ＲＡＳ ）が“Ｌ”の状態で、外
部コラム・アドレス・ストローブ信号（Ｅｘｔ−ＣＡＳ
）がＬ″の状態から”Ｈ”の状態の変化をトリガ、と
して、カウンタ（ＣＯＴ）がカウント−アップするよう
に構成されているので、時刻Ｅでカウンタ（ＣＯＴ ）
は４ビツト目をカウントする。この時点でカウンタ（Ｃ
ＯＴ）からＣＡＳバッファ回路（ＣＢ）Ｋカウント・ア
ップの信号が送られ、これをトリガとして、第１の内部
コラム・アドレス・ストローブ信号（Ｉｎｔ・６豆）が
”Ｈｎの状態になる。一方、第２の内部コラム・アドレ
ス・ストローブ信号（Ｉｎｔ司ＡＳＢ）はカウンタ（Ｃ
ＯＴ）とは独立に、外部コラム・アドレス・ストローブ
信号（Ｅｘｔ −ＣＡＳ ）と同期してＣＡＳバッファ
回路（ＣＢ）から出力される信号である。寸だ、第１の
内部コラム・アドレス・ストローブ信号（Ｉｎｔ−ＣＡ
ＳＡ ）を第１の内部コラムｅアドレス・ストローブ信
号（Ｉｎｔ−ＣＡＳＡ ）に同期して発生し、第１の内
部コラム・アドレス・ストローブ信号（Ｉｎｔ−ＣＡＳ
Ａ）のＬ１１の状態から”Ｈ”の状態への立上がりをト
リガとして、コラム・アドレスを発生するようにアドレ
ス・バッファ回路全構成しておき、また、コラム・デコ
ーダ（ＣＤ）を第１０図に示すように構成すれば、時刻
Ａで、第１の内部コラム・アドレス・ストローブ信号（
Ｉｎｔ・６百めが“Ｌ”の状態から”Ｈ”の状態になり
、内部コラム・アドレス信号が発生され、それが第１０
図に示すコラム・アドレス回路（Ａｏ＝Ａｓ）に入力さ
れ、それによって、コラム・デコーダ（ＣＤ）が選択さ
れる。そして、時刻Ｂではデコーダがリセットされない
ので、っづ＜Ｔ２の期間がニブル・モードになる。同様
に、Ｔ３．Ｔ４の期間も、ニブル・モードになる。また
、時刻Ｅで、コラム・デローブ（ＣＤ）がリセットされ
、一方、時刻Ｆでは再び第１の内部コラム・アドレス・
ネトローブ信号（Ｉｎｔ −ＣＡＳＡ ）がＬ”の状態
から“Ｈ”の状態になり、内部コラム・アドレス信号が
発生されるので、期間Ｔ５はページ・モードになる。ま
だ、これＫつづ（、Ｔ ６ 、Ｔ ７ ｚ Ｔ ｓの期
間はニブル争モードになる。そして、時刻Ｊで再びコラ
ム・デコーダ（ＣＤ）がリセットされる。次に、第１１
図に示すデータ・セレクト・シフト・レジスタ（ＤＳＩ
）〜（ＤＳ４）の動作について第９図を参照して説明す
る。今、コラム・アドレス信号ａ６−ａ７ ＝ ”Ｌ″
レベル期間Ｔ１に入力されたとすると、４つのシフト・
レジスタの内、３つのノード（１Ｇ）の電位はトランジ
スタ（ＴＲ２２）あるいは（ＴＲ２３）がオンして、″
′Ｈ″レベルから、Ｌ“レベルになり、１つだけＨ”レ
ベルのままで、ＹＩＮが”Ｈ“ルベルのまま保持される
。このＹＩＮは自分自身の段のトランジスタ（ＴＲ１２
） ｌおよび（ＴＲ］４） 、そして、次段のトランジ
スタ（ＴＲＩＩ） 、 （ＴＲ１５）のゲートに入力さ
れる。従って、自段のノード（１１）は“Ｌ”レベルに
、ノード（１３）は”■“ルベルになる。つぎに、時刻
Ｂでは外部コラム・アドレス・ストローブ信号（Ｅｚｔ
−ＣＡＳ ）に同期して発生する内部ＣＡＳ入力信号Ｉ
ｎｔ−ＣＡ３Ｂが”Ｈ”レベルになる。従ってノード（
１２）は”ＬＩＩレベルの１まで、ノード（１４）は”
Ｈ”レベルになる。ゆえに、）ランジスタ（ＴＲ１７）
がオンし、ノード（１５）が”■１ルベルに充電され、
従って、トランジスタ（ＴＲ２ｏ ）がオンすることＫ
より、ノード（１６）がＬ”レベルになる。即ち、期間
ＴＩが選択されたシフト・レジスタが時刻Ｂで非選択に
なる。一方、次段では期間Ｔ１でトランジスタ（ＴＲＩ
Ｉ） ｌ （ＴＲ１５）がオンすることにより、ノ
ード（１１）が“Ｈ１１レベルになり、ノード（１３）
がＬ”レベルになる。従って、時刻Ｂではノード（１２
）がＨ”レベルになり、ノード（１４）はＬ”レベルの
ｉｔである。従って、トランジスタ（ＴＲ１９）がオン
し、ノード（１６）は再び“Ｈ”レベルに充電され選択
される。このようにして、外部コラム・アドレス・スト
ローブ信号（Ｅｘｔ−ＣＡＳ ）がＬ″→”Ｈ“′→”
Ｌ”→”、（ＴＩをくりかえせば、シフト・レジスタは
どんどんシフトしていく。ところが、時刻Ｅでは第１の
内部コラム・アドレス・ストローブ信号（Ｉｎｔ−ＣＡ
ＳＡ ）が１Ｈ“°レベルになるので、４個のシフト・
レジスタのトランジスタ（ＴＲ２１）がすべてオンし、
ノード（１６）はすべてＨ”レベルに充電され、デコー
ダはリセットされ、次の期間Ｔ５でのページ・モードを
可能にする。
ーブ信号（Ｅｘｔ −ＲＡＳ ）が“Ｌ”の状態で、外
部コラム・アドレス・ストローブ信号（Ｅｘｔ−ＣＡＳ
）がＬ″の状態から”Ｈ”の状態の変化をトリガ、と
して、カウンタ（ＣＯＴ）がカウント−アップするよう
に構成されているので、時刻Ｅでカウンタ（ＣＯＴ ）
は４ビツト目をカウントする。この時点でカウンタ（Ｃ
ＯＴ）からＣＡＳバッファ回路（ＣＢ）Ｋカウント・ア
ップの信号が送られ、これをトリガとして、第１の内部
コラム・アドレス・ストローブ信号（Ｉｎｔ・６豆）が
”Ｈｎの状態になる。一方、第２の内部コラム・アドレ
ス・ストローブ信号（Ｉｎｔ司ＡＳＢ）はカウンタ（Ｃ
ＯＴ）とは独立に、外部コラム・アドレス・ストローブ
信号（Ｅｘｔ −ＣＡＳ ）と同期してＣＡＳバッファ
回路（ＣＢ）から出力される信号である。寸だ、第１の
内部コラム・アドレス・ストローブ信号（Ｉｎｔ−ＣＡ
ＳＡ ）を第１の内部コラムｅアドレス・ストローブ信
号（Ｉｎｔ−ＣＡＳＡ ）に同期して発生し、第１の内
部コラム・アドレス・ストローブ信号（Ｉｎｔ−ＣＡＳ
Ａ）のＬ１１の状態から”Ｈ”の状態への立上がりをト
リガとして、コラム・アドレスを発生するようにアドレ
ス・バッファ回路全構成しておき、また、コラム・デコ
ーダ（ＣＤ）を第１０図に示すように構成すれば、時刻
Ａで、第１の内部コラム・アドレス・ストローブ信号（
Ｉｎｔ・６百めが“Ｌ”の状態から”Ｈ”の状態になり
、内部コラム・アドレス信号が発生され、それが第１０
図に示すコラム・アドレス回路（Ａｏ＝Ａｓ）に入力さ
れ、それによって、コラム・デコーダ（ＣＤ）が選択さ
れる。そして、時刻Ｂではデコーダがリセットされない
ので、っづ＜Ｔ２の期間がニブル・モードになる。同様
に、Ｔ３．Ｔ４の期間も、ニブル・モードになる。また
、時刻Ｅで、コラム・デローブ（ＣＤ）がリセットされ
、一方、時刻Ｆでは再び第１の内部コラム・アドレス・
ネトローブ信号（Ｉｎｔ −ＣＡＳＡ ）がＬ”の状態
から“Ｈ”の状態になり、内部コラム・アドレス信号が
発生されるので、期間Ｔ５はページ・モードになる。ま
だ、これＫつづ（、Ｔ ６ 、Ｔ ７ ｚ Ｔ ｓの期
間はニブル争モードになる。そして、時刻Ｊで再びコラ
ム・デコーダ（ＣＤ）がリセットされる。次に、第１１
図に示すデータ・セレクト・シフト・レジスタ（ＤＳＩ
）〜（ＤＳ４）の動作について第９図を参照して説明す
る。今、コラム・アドレス信号ａ６−ａ７ ＝ ”Ｌ″
レベル期間Ｔ１に入力されたとすると、４つのシフト・
レジスタの内、３つのノード（１Ｇ）の電位はトランジ
スタ（ＴＲ２２）あるいは（ＴＲ２３）がオンして、″
′Ｈ″レベルから、Ｌ“レベルになり、１つだけＨ”レ
ベルのままで、ＹＩＮが”Ｈ“ルベルのまま保持される
。このＹＩＮは自分自身の段のトランジスタ（ＴＲ１２
） ｌおよび（ＴＲ］４） 、そして、次段のトランジ
スタ（ＴＲＩＩ） 、 （ＴＲ１５）のゲートに入力さ
れる。従って、自段のノード（１１）は“Ｌ”レベルに
、ノード（１３）は”■“ルベルになる。つぎに、時刻
Ｂでは外部コラム・アドレス・ストローブ信号（Ｅｚｔ
−ＣＡＳ ）に同期して発生する内部ＣＡＳ入力信号Ｉ
ｎｔ−ＣＡ３Ｂが”Ｈ”レベルになる。従ってノード（
１２）は”ＬＩＩレベルの１まで、ノード（１４）は”
Ｈ”レベルになる。ゆえに、）ランジスタ（ＴＲ１７）
がオンし、ノード（１５）が”■１ルベルに充電され、
従って、トランジスタ（ＴＲ２ｏ ）がオンすることＫ
より、ノード（１６）がＬ”レベルになる。即ち、期間
ＴＩが選択されたシフト・レジスタが時刻Ｂで非選択に
なる。一方、次段では期間Ｔ１でトランジスタ（ＴＲＩ
Ｉ） ｌ （ＴＲ１５）がオンすることにより、ノ
ード（１１）が“Ｈ１１レベルになり、ノード（１３）
がＬ”レベルになる。従って、時刻Ｂではノード（１２
）がＨ”レベルになり、ノード（１４）はＬ”レベルの
ｉｔである。従って、トランジスタ（ＴＲ１９）がオン
し、ノード（１６）は再び“Ｈ”レベルに充電され選択
される。このようにして、外部コラム・アドレス・スト
ローブ信号（Ｅｘｔ−ＣＡＳ ）がＬ″→”Ｈ“′→”
Ｌ”→”、（ＴＩをくりかえせば、シフト・レジスタは
どんどんシフトしていく。ところが、時刻Ｅでは第１の
内部コラム・アドレス・ストローブ信号（Ｉｎｔ−ＣＡ
ＳＡ ）が１Ｈ“°レベルになるので、４個のシフト・
レジスタのトランジスタ（ＴＲ２１）がすべてオンし、
ノード（１６）はすべてＨ”レベルに充電され、デコー
ダはリセットされ、次の期間Ｔ５でのページ・モードを
可能にする。
なお、以上の実施例では４ピツトの場合について説明し
たが、８ビツト、１６ビツトあるいはそれ以上のピット
についても同様にできることはもちろんである。
たが、８ビツト、１６ビツトあるいはそれ以上のピット
についても同様にできることはもちろんである。
以上詳細に説明したように、この発明に係る半導体記憶
装置によれば外部ロウ・アドレス・ストローブ信号（Ｅ
ｘｔ−ＲＡＳ ）−が”Ｌ”レベルで、しかも外部コラ
ム・アドレス−ストローブ信号（Ｅｘｔ・■勢）が”Ｌ
Ｉ＋レベルから”Ｈ”レベルに変化することをトリガと
して、カウント・アップするカウンタを設け、このカウ
ンタの出力により、ページ・モードおよびニブル・モー
ドに切り替えられるため、同一の半導体記憶装置におい
て、ページ・モードおよびニブル・モードの２つのモー
ドで動作させることができる効果がある。
装置によれば外部ロウ・アドレス・ストローブ信号（Ｅ
ｘｔ−ＲＡＳ ）−が”Ｌ”レベルで、しかも外部コラ
ム・アドレス−ストローブ信号（Ｅｘｔ・■勢）が”Ｌ
Ｉ＋レベルから”Ｈ”レベルに変化することをトリガと
して、カウント・アップするカウンタを設け、このカウ
ンタの出力により、ページ・モードおよびニブル・モー
ドに切り替えられるため、同一の半導体記憶装置におい
て、ページ・モードおよびニブル・モードの２つのモー
ドで動作させることができる効果がある。
第１図は従来のページ・モードの入力信号を示すタイミ
ング図、第２図は従来のページ・モード可能な半導体記
憶装置の内部ＣＡＳ入力信号す波形図、第３図は第２図
のページ・モード可能な半導体記憶装置のコラム・デコ
ーダ回路を示す回路図、第４図は従来のニブル・モード
の入力信号を示すタイミング図、第５図は従来のニブル
・モード可能な半導体記憶装置を示す回路構成図、第６
図は、第５図における内部ＲＡＳおよび内部ＣＡＳを示
す信号波形図、第７図は第５図におけるコラム・デコー
ダ回路を示す回路図、第８図はこの発明に係る半導体記
憶装置の一実施例を示す回路構成図、第９図は第８図（
おける内部ＣＡＳ入力信号す波形図、第１０図は第８図
におけるコラム・デコーダ回路を示す回路図、第１１図
は第８図におけるデータ・セレクト・シフト・レジスタ
回路を示す回路図である。 （ＭＣ） −・・・メモリセル、（ＣＢ）−・・・ＣＡ
Ｓバッファ、（ＲＢ）・１１＠会ＲＡＳバツフア、（Ｒ
Ｄ）・・・・ロウ・テコ−ｐ−１（（ｐ） ａ ｅ ａ
−コラム・デコーダ、（八〇）〜（Ａ７）・・・・ア
ドレス・バッファ回ｄｓ、（ＤＲｔ）〜（ＤＲ４）
・−・拳データ・レジスタ、（ＤＳＩ）〜（ＤＳ４）
−−＠ −データ・セレクト・シフト拳しジンタ、（
Ｓ八）・・・Φセンス・アン７’、（ＳＷｘ）〜−（Ｓ
Ｗ４） ・・φ・スイッチ、（ＯＢ）・・・・出力バ
ッファ、（ＣＯＴ）・＠＊＠カウンタ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第５図 第６図 第７図 第９図 第１０図 ＡＯＡ＋ 力 第１１図 手続補正計（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−１３２７５２号
２、発明の名利、 半導体記憶装置 ３ 補正をする台 事件どの関係 持許出１９（１人 ０：、所 東Ｊハ゛都ｆ代用区丸の内皿Ｊ″Ｊ
−１２音３汁名 （ろ・（６０１） 二菱゛爪機抹
式会社代表り片＋１．＋仁八部 ４、代理人 作 所 東京都Ｐ代１−１．１区九の内皿ｉ’
−１ｔＪ ２番３け２１、を才 １６））ス ５、補正の対象 （１１明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１１明細書の特許請求の範囲を別紙のとおり補正する
。 （２）同省第１３頁第４行のｒ（’６＋”７）Ｊを［（
ａ６．ａ、 ） Ｊと補正する。 （３）同書第１４頁第１２〜１３行のＪ（Ｉｎｔ、Ｃλ
Ｓλ）」をｒ （Ｉｎｔ、ＣＡＳＡ） Ｊと補正する。 −以 上 別 紙 ［データを記憶保持する（２ Ｍ Ｘ ２ Ｎ ）個の
メモリ・セルと、このメモリ・セルにデータを書き込む
書き込み手段と、このメモリ・セルからデータを読み出
す読み出し手段と、外部から入力する（Ｍ＋Ｎ）個の外
部アドレス信号を時分割し、外部ロウ・アドレス・スト
ローブ信号をトリガとしてＭ個のロウ・アドレス信号お
よび外部コラム・アドレス・ストローブ信号をトリガと
してＮ個のコラム・アドレス信号をそれぞれ半導体チッ
プ内に取り込むアドレス取り込み手段と、（２１Ｘ ２
Ｎ ）個の前記メモリ・セルから（２Ａ Ｘ ２ Ｂ
）個（ただしＡ≦Ｍ、Ｂ≦Ｎ）を選択する第１のデコ
ード手段と、この第１のデコード手段により選択された
（２ Ａ×２Ｂ）個のメモリ・セルから読み出された（
２ Ａ×２Ｂ）ビットの記憶情報を一時格納する（２Ａ
×２ ）個のデータ・セレクト・シフト・レジスタと、
このデータ・セレクト・シフトφレジスタから１つのレ
ジスタを選択する第２のデコード手段と、前記外部ロウ
・アドレス・ストロ−１８号が”Ｌ″の活性状態の時で
、前記外部コラム・アドレス・ストローブ信号が”Ｌ”
からＨ”に変化するのをトリガとして、カウント・アッ
プする（２ム×２Ｂ）ビットのカウンタと、前記第２の
デコーダ手段は（２Ａ×２Ｂ）段のシフト・レジスタと
しても動作可能である半導体記憶装置において、前記カ
ウンタが（２Ａ Ｘ ２ Ｂ ）ビットまでカウント・
アップしていない場合はある外部コラム・アドレス・ス
トローブ信号が“Ｌ″の活性状態の期間で、１つ前の外
部コラム・アドレス・ストローブ信号が”Ｌ”の期間に
、前記第２のデコード手段により選択されていたデータ
・セレクト・シフト・レジスタ段につづくデータ・セレ
クト・シフト・レジスタ段が前記第２のデコード手段が
シフト・レジスタとして動作することにより選択され、
また、前記カウンタが（２Ａ×２Ｂ）ビットまでカウン
ト・アップした場合はこの外部コラム・アトｔ／ス・ス
トローブ信号が”Ｌ″の期間で、前記第２のデコーダお
よびデータ・セレクト・シフト・レジスタがリセットさ
れ、これに続く、外部コラム・アドレス・ストローブ信
号がＬ”の期間で、前記前２のデコード手段により選択
されるデータ・セレクト・シフト・レジスタの内容が読
み出されることを特徴とする半導体記憶装置１、」 以 上 ４５５
ング図、第２図は従来のページ・モード可能な半導体記
憶装置の内部ＣＡＳ入力信号す波形図、第３図は第２図
のページ・モード可能な半導体記憶装置のコラム・デコ
ーダ回路を示す回路図、第４図は従来のニブル・モード
の入力信号を示すタイミング図、第５図は従来のニブル
・モード可能な半導体記憶装置を示す回路構成図、第６
図は、第５図における内部ＲＡＳおよび内部ＣＡＳを示
す信号波形図、第７図は第５図におけるコラム・デコー
ダ回路を示す回路図、第８図はこの発明に係る半導体記
憶装置の一実施例を示す回路構成図、第９図は第８図（
おける内部ＣＡＳ入力信号す波形図、第１０図は第８図
におけるコラム・デコーダ回路を示す回路図、第１１図
は第８図におけるデータ・セレクト・シフト・レジスタ
回路を示す回路図である。 （ＭＣ） −・・・メモリセル、（ＣＢ）−・・・ＣＡ
Ｓバッファ、（ＲＢ）・１１＠会ＲＡＳバツフア、（Ｒ
Ｄ）・・・・ロウ・テコ−ｐ−１（（ｐ） ａ ｅ ａ
−コラム・デコーダ、（八〇）〜（Ａ７）・・・・ア
ドレス・バッファ回ｄｓ、（ＤＲｔ）〜（ＤＲ４）
・−・拳データ・レジスタ、（ＤＳＩ）〜（ＤＳ４）
−−＠ −データ・セレクト・シフト拳しジンタ、（
Ｓ八）・・・Φセンス・アン７’、（ＳＷｘ）〜−（Ｓ
Ｗ４） ・・φ・スイッチ、（ＯＢ）・・・・出力バ
ッファ、（ＣＯＴ）・＠＊＠カウンタ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第５図 第６図 第７図 第９図 第１０図 ＡＯＡ＋ 力 第１１図 手続補正計（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−１３２７５２号
２、発明の名利、 半導体記憶装置 ３ 補正をする台 事件どの関係 持許出１９（１人 ０：、所 東Ｊハ゛都ｆ代用区丸の内皿Ｊ″Ｊ
−１２音３汁名 （ろ・（６０１） 二菱゛爪機抹
式会社代表り片＋１．＋仁八部 ４、代理人 作 所 東京都Ｐ代１−１．１区九の内皿ｉ’
−１ｔＪ ２番３け２１、を才 １６））ス ５、補正の対象 （１１明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１１明細書の特許請求の範囲を別紙のとおり補正する
。 （２）同省第１３頁第４行のｒ（’６＋”７）Ｊを［（
ａ６．ａ、 ） Ｊと補正する。 （３）同書第１４頁第１２〜１３行のＪ（Ｉｎｔ、Ｃλ
Ｓλ）」をｒ （Ｉｎｔ、ＣＡＳＡ） Ｊと補正する。 −以 上 別 紙 ［データを記憶保持する（２ Ｍ Ｘ ２ Ｎ ）個の
メモリ・セルと、このメモリ・セルにデータを書き込む
書き込み手段と、このメモリ・セルからデータを読み出
す読み出し手段と、外部から入力する（Ｍ＋Ｎ）個の外
部アドレス信号を時分割し、外部ロウ・アドレス・スト
ローブ信号をトリガとしてＭ個のロウ・アドレス信号お
よび外部コラム・アドレス・ストローブ信号をトリガと
してＮ個のコラム・アドレス信号をそれぞれ半導体チッ
プ内に取り込むアドレス取り込み手段と、（２１Ｘ ２
Ｎ ）個の前記メモリ・セルから（２Ａ Ｘ ２ Ｂ
）個（ただしＡ≦Ｍ、Ｂ≦Ｎ）を選択する第１のデコ
ード手段と、この第１のデコード手段により選択された
（２ Ａ×２Ｂ）個のメモリ・セルから読み出された（
２ Ａ×２Ｂ）ビットの記憶情報を一時格納する（２Ａ
×２ ）個のデータ・セレクト・シフト・レジスタと、
このデータ・セレクト・シフトφレジスタから１つのレ
ジスタを選択する第２のデコード手段と、前記外部ロウ
・アドレス・ストロ−１８号が”Ｌ″の活性状態の時で
、前記外部コラム・アドレス・ストローブ信号が”Ｌ”
からＨ”に変化するのをトリガとして、カウント・アッ
プする（２ム×２Ｂ）ビットのカウンタと、前記第２の
デコーダ手段は（２Ａ×２Ｂ）段のシフト・レジスタと
しても動作可能である半導体記憶装置において、前記カ
ウンタが（２Ａ Ｘ ２ Ｂ ）ビットまでカウント・
アップしていない場合はある外部コラム・アドレス・ス
トローブ信号が“Ｌ″の活性状態の期間で、１つ前の外
部コラム・アドレス・ストローブ信号が”Ｌ”の期間に
、前記第２のデコード手段により選択されていたデータ
・セレクト・シフト・レジスタ段につづくデータ・セレ
クト・シフト・レジスタ段が前記第２のデコード手段が
シフト・レジスタとして動作することにより選択され、
また、前記カウンタが（２Ａ×２Ｂ）ビットまでカウン
ト・アップした場合はこの外部コラム・アトｔ／ス・ス
トローブ信号が”Ｌ″の期間で、前記第２のデコーダお
よびデータ・セレクト・シフト・レジスタがリセットさ
れ、これに続く、外部コラム・アドレス・ストローブ信
号がＬ”の期間で、前記前２のデコード手段により選択
されるデータ・セレクト・シフト・レジスタの内容が読
み出されることを特徴とする半導体記憶装置１、」 以 上 ４５５
Claims (1)
- データを記憶保持する（２’Ｘ２’）個のメモリ・セル
と、このメモリ・セルにデータを書き込む書き込み手段
と、このメモリ・セルからデータを読み出す読み出し手
段と、外部から入力する（ＭＸＮ）個の外部アドレス信
号を時分割し、外部ロウ・アドレス・ストローブ信号を
トリガとしてＭ個のロウ・アドレス信号および外部コラ
ム・アドレス・ストローブ信号をトリガとしてＮ個のコ
ラム・アドレス信号をそれぞれ半導体チップ内に取り込
むアドレス取り込み手段と、（２Ｍ Ｘ ２ Ｎ ）個
の前記メモリ・セルから（２Ａ×２Ｂ）個（ただしＡ≦
Ｍ、Ｂ≦Ｎ）を選択する第１のデコード手段と、この第
１のデコード手段により選択された（２Ａ×２Ｂ）個の
メモリ・セルから読み出された（２ＡＸ２”）ビットの
記憶情報を一時格納する（２ Ａ Ｘ ２ Ｂ ）個の
データ・セレクト・シフト・レジスタと、このデータ・
セレクト・シフト会レジスタから１つのレジスタを選択
する第２のデコード手段と、前記外部ロウ・アドレス・
ストローブ信号が”Ｌ”の活性状態の時で、前記外部コ
ラム・アドレス・ストローブ信号が”ＬＩＩから°Ｈ”
に変化するのをトリガとして、カウント・アップする（
２Ａｘ２Ｂ）ビットのカウンタと、前記第２のデコーダ
手段は（２Ａ Ｘ ２ Ｂ ）段のシフト・レジスタと
しても動作可能である半導体記憶装置において、前記カ
ウンタが（２Ａ Ｘ ２ Ｂ ）ビットまでカウント・
アップしていない場合はある外部コラム・アドレス・ス
トローブ信号が”Ｌ″の活性状態の期間で、１つ前の外
部コラム・アドレス・ストローブ信号が”ＬＩＩの期間
に、前記第２のデコード手段により選択されていたデー
タ・セレクト・シフト・レジスタ段につづくデータ・セ
レクト・シフト・レジスタ段が前記第２のデコード手段
のシフト・レジスタとして動作することにより選択され
、また、前記カウンタが（２ＡＸ２Ｂ）ビットまでカウ
ント・アップした場合はこの外部コラム・アドレス・ス
トローブ信号が”Ｈ”の期間で、前記第２のデコーダお
よびデータ・セレクト・シフト・レジスタがリセットさ
れ、これに続く、外部コラム・アドレス・ストローブ信
号がＬ“°の期間で、前記第２のデコード手段により選
択されるデータ・セレクト・シフト・レジスタの内容が
読み出されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132752A JPS5922291A (ja) | 1982-07-27 | 1982-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132752A JPS5922291A (ja) | 1982-07-27 | 1982-07-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922291A true JPS5922291A (ja) | 1984-02-04 |
| JPH0427636B2 JPH0427636B2 (ja) | 1992-05-12 |
Family
ID=15088736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132752A Granted JPS5922291A (ja) | 1982-07-27 | 1982-07-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922291A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975494A (ja) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | 半導体記憶装置 |
| JPS6159691A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61113188A (ja) * | 1984-07-26 | 1986-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | 改良されたアドレス・カウンタを有する半導体メモリ装置 |
| JPS626482A (ja) * | 1985-06-29 | 1987-01-13 | Toshiba Corp | 半導体記憶装置 |
| JPH01146193A (ja) * | 1988-09-21 | 1989-06-08 | Hitachi Ltd | 半導体記憶装置 |
-
1982
- 1982-07-27 JP JP57132752A patent/JPS5922291A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975494A (ja) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | 半導体記憶装置 |
| JPS61113188A (ja) * | 1984-07-26 | 1986-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | 改良されたアドレス・カウンタを有する半導体メモリ装置 |
| JPS6159691A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS626482A (ja) * | 1985-06-29 | 1987-01-13 | Toshiba Corp | 半導体記憶装置 |
| JPH01146193A (ja) * | 1988-09-21 | 1989-06-08 | Hitachi Ltd | 半導体記憶装置 |
| JPH0587912B2 (ja) * | 1988-09-21 | 1993-12-20 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427636B2 (ja) | 1992-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0562604B1 (en) | Semiconductor first-in first-out memory device | |
| JPH0799616B2 (ja) | 半導体記憶装置 | |
| DE60130437D1 (de) | Simultaner mehrbank für flash-speicher | |
| JPH0474387A (ja) | 半導体記憶装置 | |
| JPH02294993A (ja) | メモリセルからハイアラーキに構成されたメモリ | |
| JPS5922291A (ja) | 半導体記憶装置 | |
| JPS6128198B2 (ja) | ||
| JPH02189790A (ja) | ダイナミック形半導体記憶装置 | |
| JPH07121430A (ja) | デジタル映像信号処理用メモリシステム | |
| JPS5532270A (en) | Read control circuit for memory unit | |
| JPH08212778A (ja) | 同期型半導体記憶装置およびそのデータ読出方法 | |
| JPS6042547B2 (ja) | 半導体記憶装置 | |
| JPH04505679A (ja) | 記憶装置準拠式線遅延アーキテクチャ | |
| US4734888A (en) | Circuit arrangement comprising a matrix shaped memory arrangement for variably adjustable time delay of digital signals | |
| JP3776295B2 (ja) | シリアルアクセスメモリおよびデータライト／リード方法 | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| JPH05210981A (ja) | 半導体記憶装置 | |
| SU640300A1 (ru) | Устройство дл хранени и преобразовани информации | |
| JPS6118153B2 (ja) | ||
| JP2679374B2 (ja) | シリアル・アクセス・メモリ | |
| JPS6243888A (ja) | デユアルポ−トメモリ | |
| JPS63188250A (ja) | 任意語長記憶回路 | |
| JPH0765569A (ja) | サブレジスタ回路 | |
| JP2710463B2 (ja) | 半導体記憶装置 | |
| JPH02276091A (ja) | 画像信号記憶装置 |