JPH0529989B2 - - Google Patents
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- JPH0529989B2 JPH0529989B2 JP61184389A JP18438986A JPH0529989B2 JP H0529989 B2 JPH0529989 B2 JP H0529989B2 JP 61184389 A JP61184389 A JP 61184389A JP 18438986 A JP18438986 A JP 18438986A JP H0529989 B2 JPH0529989 B2 JP H0529989B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はページモードまたはスタテイツク列デ
コードモードのいずれかでアクセス可能な半導体
メモリおよびその動作方法に関する。
コードモードのいずれかでアクセス可能な半導体
メモリおよびその動作方法に関する。
（従来の技術）
半導体技術の進歩は高密度、高速度の回路をも
たらした。動作速度すなわち応答時間によつて情
報が記憶位置からアクセスされたり、情報がそこ
に書込まれたりすることが可能な最小時間が決定
される。情報がメモリアレイにおいてアクセスで
きる速度を決定するいくつかの要因がある。それ
は、行列アドレスに対する中間ラツチ、タイミン
グ信号の発生、バツフア遅延などである。これら
の要因のうちには設計に依存するものがあり、た
とえば、許されたアクセスの前に所定の数の論理
ステツプを必要とする、メモリアレイにアクセス
するのに用いられるタイミング信号の順序がその
例である。応答時間に影響を与える他の要因には
回路そのものに起因するものがある。
たらした。動作速度すなわち応答時間によつて情
報が記憶位置からアクセスされたり、情報がそこ
に書込まれたりすることが可能な最小時間が決定
される。情報がメモリアレイにおいてアクセスで
きる速度を決定するいくつかの要因がある。それ
は、行列アドレスに対する中間ラツチ、タイミン
グ信号の発生、バツフア遅延などである。これら
の要因のうちには設計に依存するものがあり、た
とえば、許されたアクセスの前に所定の数の論理
ステツプを必要とする、メモリアレイにアクセス
するのに用いられるタイミング信号の順序がその
例である。応答時間に影響を与える他の要因には
回路そのものに起因するものがある。
メモリアレイにアクセスする際には、列アドレ
スおよび行アドレスを装置に入力し、通常は、そ
れぞれ列アドレスストローブ（）および行
アドレスストローブ（）によつて列ラツチ
および行ラツチにストローブされる。通常のメモ
リにおけるおよびはそのメモリの１位
置へのアクセスを可能にする。別の位置のために
はこのサイクルを固有の遅延をもつて繰返すこと
が必要である。ある特定の応用に対してアクセス
時間を増大させるためにこれまで用いられたいく
つかのモードがある。ひとつの方法は「ページン
グ」であり、他の方法は「スタテイツク列デコー
ド」である。ページモードでは、行アドレスが行
アドレスラツチにストロローブされ、メモリアレ
イ内の行を選択する。その後、特定の列にアクセ
スするのにアドレスによつて追跡されるを
発生することが必要になるにすぎない。別のアド
レスによつて追跡される連続した信号は特
定の行の各列が、所定の行においてアクセスされ
た各メモリ位置に対するを発生させなくと
もアクセスされるようにする。これによつて
RASの発生との発生の間に要求される遅延
が除かれ、これによつてアクセス速度が増大され
る。
スおよび行アドレスを装置に入力し、通常は、そ
れぞれ列アドレスストローブ（）および行
アドレスストローブ（）によつて列ラツチ
および行ラツチにストローブされる。通常のメモ
リにおけるおよびはそのメモリの１位
置へのアクセスを可能にする。別の位置のために
はこのサイクルを固有の遅延をもつて繰返すこと
が必要である。ある特定の応用に対してアクセス
時間を増大させるためにこれまで用いられたいく
つかのモードがある。ひとつの方法は「ページン
グ」であり、他の方法は「スタテイツク列デコー
ド」である。ページモードでは、行アドレスが行
アドレスラツチにストロローブされ、メモリアレ
イ内の行を選択する。その後、特定の列にアクセ
スするのにアドレスによつて追跡されるを
発生することが必要になるにすぎない。別のアド
レスによつて追跡される連続した信号は特
定の行の各列が、所定の行においてアクセスされ
た各メモリ位置に対するを発生させなくと
もアクセスされるようにする。これによつて
RASの発生との発生の間に要求される遅延
が除かれ、これによつてアクセス速度が増大され
る。
スタテイツク列デコードモードでは、列アドレ
スラツチは備えられない。逆に、列アドレスを列
デコーダに送つたまま、行アドレスをラツチする
行アドレスラツチだけが備えられる。行アドレス
を行アドレスラツチにラツチすることによつて所
定の行を選択した後、列アドレスを非同期的に入
力するだけでよい。列アドレスが入力されるとす
ぐに、列デコーダはそれをデコードし、列線の１
つを活性化する。したがつて、列デコーダの固有
の遅延および各メモリセルの固有のアクセス時間
だけによつて列アドレスの発生と有効データの遅
延が決定される。列アドレスラツチまたはデータ
を効果的にラツチするのに要求されるタイミング
信号の結果として生じる遅延はない。
スラツチは備えられない。逆に、列アドレスを列
デコーダに送つたまま、行アドレスをラツチする
行アドレスラツチだけが備えられる。行アドレス
を行アドレスラツチにラツチすることによつて所
定の行を選択した後、列アドレスを非同期的に入
力するだけでよい。列アドレスが入力されるとす
ぐに、列デコーダはそれをデコードし、列線の１
つを活性化する。したがつて、列デコーダの固有
の遅延および各メモリセルの固有のアクセス時間
だけによつて列アドレスの発生と有効データの遅
延が決定される。列アドレスラツチまたはデータ
を効果的にラツチするのに要求されるタイミング
信号の結果として生じる遅延はない。
ページモードを用いるには入力と入
力の両方の内部ラツチが必要であり、他方スタテ
イツク列デコードモードを用いる場合は入
力だけでよい。したがつて、両方のモードは現存
の回路では両立できるものではない。それ故、ペ
ージモード装置に対して要求されるピンの数を増
大させないで同じ装置上で集積ページモードおよ
びスタテイツクデコードモードを有するメモリが
要望される。
力の両方の内部ラツチが必要であり、他方スタテ
イツク列デコードモードを用いる場合は入
力だけでよい。したがつて、両方のモードは現存
の回路では両立できるものではない。それ故、ペ
ージモード装置に対して要求されるピンの数を増
大させないで同じ装置上で集積ページモードおよ
びスタテイツクデコードモードを有するメモリが
要望される。
（発明の概要）
本明細書で開示され、特許請求の範囲に示され
ている本発明はページモードまたはスタテイツク
列デコードモードのいずれかで動作可能な半導体
メモリに関する。メモリは行列状に配列された素
子のアレイからなり、メモリ素子へのアクセスは
行または列の１つを選択することによつて与えら
れる。行はの受信に応答して行アドレスラ
ツチに行アドレスを受け、ラツチし、そのラツチ
されたアドレスをアレイの語線の１つを活性化す
ることによつてアクセスされる。列はページモー
ド、またはつつぬけ列アドレスラツチを用いたス
タテイツク列デコードモードのいずれかによつて
アクセスされる。つつぬけラツチはページモード
で動作可能で、列アドレスストローブの受信に応
答して列デコーダによつてデコードするために列
アドレスをラツチするものである。スタテイツク
列デコードモードでは、つつぬけラツチはつつぬ
けになつていて、アクセスが列アドレスが存在す
る間だけ維持されるように列アドレスを列デコー
ダに与える。との順序を検出して透明
ラツチを制御する順序検出器が備えられる。
RASがより先に来る場合はページモードが
選択され、がより先に来る場合はスタ
テイツク列デコードモードが選択される。
ている本発明はページモードまたはスタテイツク
列デコードモードのいずれかで動作可能な半導体
メモリに関する。メモリは行列状に配列された素
子のアレイからなり、メモリ素子へのアクセスは
行または列の１つを選択することによつて与えら
れる。行はの受信に応答して行アドレスラ
ツチに行アドレスを受け、ラツチし、そのラツチ
されたアドレスをアレイの語線の１つを活性化す
ることによつてアクセスされる。列はページモー
ド、またはつつぬけ列アドレスラツチを用いたス
タテイツク列デコードモードのいずれかによつて
アクセスされる。つつぬけラツチはページモード
で動作可能で、列アドレスストローブの受信に応
答して列デコーダによつてデコードするために列
アドレスをラツチするものである。スタテイツク
列デコードモードでは、つつぬけラツチはつつぬ
けになつていて、アクセスが列アドレスが存在す
る間だけ維持されるように列アドレスを列デコー
ダに与える。との順序を検出して透明
ラツチを制御する順序検出器が備えられる。
RASがより先に来る場合はページモードが
選択され、がより先に来る場合はスタ
テイツク列デコードモードが選択される。
（実施例）
第１図には、ページモードおよびスタテイツク
列デコード（SCD）モードでメモリアレイ１０
にアクセス動作可能な半導体メモリの概略ブロツ
ク図が示されている。メモリアレイ１０は行列状
に配列されたメモリ素子の従来のアレイである。
これは、リードオンメモリ（ROM）でもランダ
ムアクセスメモリ（RAM）でよい。RAMアレ
イの１つの例は、1976年２月24日、北川に付与さ
れた米国特許第39407747号および1978年３月20、
ホワイト（White）等に付与された米国特許第
4081701号（両方ともテキサスインスツルメンツ
社に譲渡されている）に開示されている。アレイ
１０のメモリ素子は行を選択する複数語線１２の
１つおよび所望の列（単数又は複数）を選択する
複数Ｙデコード線（図示せず）の１つを活性化
（起動）することによつてアクセスされる。
列デコード（SCD）モードでメモリアレイ１０
にアクセス動作可能な半導体メモリの概略ブロツ
ク図が示されている。メモリアレイ１０は行列状
に配列されたメモリ素子の従来のアレイである。
これは、リードオンメモリ（ROM）でもランダ
ムアクセスメモリ（RAM）でよい。RAMアレ
イの１つの例は、1976年２月24日、北川に付与さ
れた米国特許第39407747号および1978年３月20、
ホワイト（White）等に付与された米国特許第
4081701号（両方ともテキサスインスツルメンツ
社に譲渡されている）に開示されている。アレイ
１０のメモリ素子は行を選択する複数語線１２の
１つおよび所望の列（単数又は複数）を選択する
複数Ｙデコード線（図示せず）の１つを活性化
（起動）することによつてアクセスされる。
アドレスはアドレス線１４からアドレスバス１
６に入力される。アドレスバス１６は行アドレス
ラツチ１８入力され、また列アドレス透明ラツチ
２０にも入力される。線１４上のアドレスは多重
化されて、まず行アドレスが行アドレスラツチに
入力され、次に列アドレスが列アドレスラツチ２
０に入力される。行アドレスラツチ１８は次にバ
ス２２を介して行デコード回路２４に出力され、
その回路の出力は語線１２を含んでいる。同様に
して、列アドレスラツチ２０はラツチアドレスバ
ス２８を介して列デコーダ２６の入力に列アドレ
スをラツチする。次に述べるように、列アドレス
ラツチ２０は２つの動作モードを有している。第
１のモードでは、列アドレスストローブの受信に
応答してデータをラツチするラツチとして動作
し、第２のモードではアドレスバス１６とラツチ
アドレスバス２８を結合してつつぬけとなる。第
１のモードはページングを可能にし、第２のモー
ドはスタテイツク列デコードモード“SCD”で
の動作を可能にする。列アドレスラツチ２０は、
RASおよび信号を受信し、がに先
行するか、がに先行するかを決定する
RAS／順序検出回路によつて制御される。
検出器３０は、が先行するときに高で、
CASが先行するときに低であるRBC信号を出力
する。RBCは、行アドレスラツチ２０の動作モ
ードを決めるようにその動作を制御するＹエネー
ブル回路３１に入力される。
６に入力される。アドレスバス１６は行アドレス
ラツチ１８入力され、また列アドレス透明ラツチ
２０にも入力される。線１４上のアドレスは多重
化されて、まず行アドレスが行アドレスラツチに
入力され、次に列アドレスが列アドレスラツチ２
０に入力される。行アドレスラツチ１８は次にバ
ス２２を介して行デコード回路２４に出力され、
その回路の出力は語線１２を含んでいる。同様に
して、列アドレスラツチ２０はラツチアドレスバ
ス２８を介して列デコーダ２６の入力に列アドレ
スをラツチする。次に述べるように、列アドレス
ラツチ２０は２つの動作モードを有している。第
１のモードでは、列アドレスストローブの受信に
応答してデータをラツチするラツチとして動作
し、第２のモードではアドレスバス１６とラツチ
アドレスバス２８を結合してつつぬけとなる。第
１のモードはページングを可能にし、第２のモー
ドはスタテイツク列デコードモード“SCD”で
の動作を可能にする。列アドレスラツチ２０は、
RASおよび信号を受信し、がに先
行するか、がに先行するかを決定する
RAS／順序検出回路によつて制御される。
検出器３０は、が先行するときに高で、
CASが先行するときに低であるRBC信号を出力
する。RBCは、行アドレスラツチ２０の動作モ
ードを決めるようにその動作を制御するＹエネー
ブル回路３１に入力される。
メモリは、、信号を受信し種々のタ
イミング信号を発生するクロツク発生器制御回路
３２に発生されるその種々のタイミング信号によ
つて制御される。これらのタイミング信号は
CASまたはの遅延表示でもよく、また、一
般的にアレイ１０へのアクセスを制御する発生し
た種々のタイミング信号の論理関数でもよい。入
力／出力制御回路（Ｉ／Ｏ）３４は入力データを
出力データにインタフエースするために備えら
れ、READ／WRITE信号（Ｒ／Ｗ）によつて制
御されて、データがメモリアレイ１０へ入力され
るのかそれともそこから出力されるのかを制御す
る。ここでメモリアレイ１０はRAMである。
イミング信号を発生するクロツク発生器制御回路
３２に発生されるその種々のタイミング信号によ
つて制御される。これらのタイミング信号は
CASまたはの遅延表示でもよく、また、一
般的にアレイ１０へのアクセスを制御する発生し
た種々のタイミング信号の論理関数でもよい。入
力／出力制御回路（Ｉ／Ｏ）３４は入力データを
出力データにインタフエースするために備えら
れ、READ／WRITE信号（Ｒ／Ｗ）によつて制
御されて、データがメモリアレイ１０へ入力され
るのかそれともそこから出力されるのかを制御す
る。ここでメモリアレイ１０はRAMである。
動作の際には、順次検出回路３０はと
CASの順序の関数としてRBCを発生するように
設計される。がに先行する場合は、回
路はページモードで動作し、RBCは高である。
Ｙエネーブル信号が連続的な信号の受信に
応答して発生し、新アドレスをラツチする。しか
し、がに先行する場合は、回路はSCD
モードで動作し、行アドレスラツチ２０は透明形
状に置かれて連続した列アドレスが列デコーダ２
６に非同期的に入力できるようになる。
CASの順序の関数としてRBCを発生するように
設計される。がに先行する場合は、回
路はページモードで動作し、RBCは高である。
Ｙエネーブル信号が連続的な信号の受信に
応答して発生し、新アドレスをラツチする。しか
し、がに先行する場合は、回路はSCD
モードで動作し、行アドレスラツチ２０は透明形
状に置かれて連続した列アドレスが列デコーダ２
６に非同期的に入力できるようになる。
第２図には、ページモードの動作のタイミング
図が示されている。ページモードでは、移行３６
によつて示されるように、は信号を論
理高から論理低に変化させることによつて最初に
発生する。この移行３６によつて、因果関係矢印
４０によつて示されるような低状態から高状態へ
移行３８すなわち信号Ｒ１２を含む移行３８が発
生する。信号Ｒ１２は遅延反転信号で、行
アドレスラツチ１８を制御してそこにアドレスを
ラツチする様動作できる。行アドレスラツチ１８
にラツチされたアドレスはアドレスX0によつて
表わされる。さらに、移行３８でのＲ１２によつ
てＹエネーブル信号（）が高から低へ移行
して列アドレスを列デコーダ２６に接続させられ
る。
図が示されている。ページモードでは、移行３６
によつて示されるように、は信号を論
理高から論理低に変化させることによつて最初に
発生する。この移行３６によつて、因果関係矢印
４０によつて示されるような低状態から高状態へ
移行３８すなわち信号Ｒ１２を含む移行３８が発
生する。信号Ｒ１２は遅延反転信号で、行
アドレスラツチ１８を制御してそこにアドレスを
ラツチする様動作できる。行アドレスラツチ１８
にラツチされたアドレスはアドレスX0によつて
表わされる。さらに、移行３８でのＲ１２によつ
てＹエネーブル信号（）が高から低へ移行
して列アドレスを列デコーダ２６に接続させられ
る。
信号の発生後、信号が、移行４２に
よつて示されているように、の論理状態を
高から低へ変化させることによつて発生する。移
行４２によつて、遅延反転信号である信号
C2上に移行４３が発生する。C2信号は、を
高にさせ、アドレスをラツチ２０にラツチさせ
る。その後、は高にされ、次に移行４４に
よつて示されるように低にされる。は
によつて再び低に引かれ（トグルされ）列アドレ
スY1を列アドレスラツチ２０にラツチされる。
その後、次の列アドレスY2〜Yoは列アドレスラ
ツチ２０にラツチされ、残りの列位置を行X0に
アドレス指定する。ページの最後には、移行４６
によつて示されるように再び高にされ、その次に
RASが移行４８によつて示されるように高にさ
れる。
よつて示されているように、の論理状態を
高から低へ変化させることによつて発生する。移
行４２によつて、遅延反転信号である信号
C2上に移行４３が発生する。C2信号は、を
高にさせ、アドレスをラツチ２０にラツチさせ
る。その後、は高にされ、次に移行４４に
よつて示されるように低にされる。は
によつて再び低に引かれ（トグルされ）列アドレ
スY1を列アドレスラツチ２０にラツチされる。
その後、次の列アドレスY2〜Yoは列アドレスラ
ツチ２０にラツチされ、残りの列位置を行X0に
アドレス指定する。ページの最後には、移行４６
によつて示されるように再び高にされ、その次に
RASが移行４８によつて示されるように高にさ
れる。
がに先行する場合、の前に
を示すRBCは移行５０によつて示されるように
低から高に上げられる。次に説明するように、こ
の信号は一部で信号の動作を決定する。書
込信号（）も、メモリが書込モードにあるか、
読取モードにあるかを決定するその状態で発生す
る。読取モードではは高にされ、書込モードで
はは低にされる。図示されてはいないが、通常
のタイミングでは、デコーダおよびそれに関連し
たアクセス回路の整定を許す一定量の遅延の後に
データがアクセスメモリ位置に書込まれることが
必要である。
を示すRBCは移行５０によつて示されるように
低から高に上げられる。次に説明するように、こ
の信号は一部で信号の動作を決定する。書
込信号（）も、メモリが書込モードにあるか、
読取モードにあるかを決定するその状態で発生す
る。読取モードではは高にされ、書込モードで
はは低にされる。図示されてはいないが、通常
のタイミングでは、デコーダおよびそれに関連し
たアクセス回路の整定を許す一定量の遅延の後に
データがアクセスメモリ位置に書込まれることが
必要である。
第３図にはSCDモードのタイミング図が示さ
れている。このモードでは、まずが、移行
５２よつて示されるように低にされ、その後で、
RASが移行５４によつて示されるように低にさ
れる。移行５４によつてＲ１２は移行５６によつ
て示されるように高にされる。語線１２のうちの
１本を選択するために、移行５６によつてアドレ
スバス１６上のアドレスX0が行アドレスラツチ
１８にラツチされる。一定量の遅延の後で、
YANは、移行５８によつて示されるようにＲ１
２および移行５６によつて低にされ、低のまま続
く。この間、Y0〜Yoがアドレスバ１６に非同期
的に入力される。このモードにおける行アドレス
ラツチ２０は、列デコーダ２６がバス２８を介し
てアドレスバス１６に直線接続されるようにつつ
ぬけである。したがつて、アクセス遅延は、透明
ラツチ２０、列デコーダ２６およびメモリアレイ
１０の内部遅延だけの関数である。第２図のペー
ジモードで必要であつたような、を発生し、
一定時間待機し、バス上にアドレスを置くという
要求から生じるタイミン遅延は存在しない。
SCDモードでは、がに先行するから
RBCは低に維持される。それ故、ページモード
およびSCDモードの両方が、およびが
発生する順序によつて決定されるモード選択で単
一の装置に存在する。
れている。このモードでは、まずが、移行
５２よつて示されるように低にされ、その後で、
RASが移行５４によつて示されるように低にさ
れる。移行５４によつてＲ１２は移行５６によつ
て示されるように高にされる。語線１２のうちの
１本を選択するために、移行５６によつてアドレ
スバス１６上のアドレスX0が行アドレスラツチ
１８にラツチされる。一定量の遅延の後で、
YANは、移行５８によつて示されるようにＲ１
２および移行５６によつて低にされ、低のまま続
く。この間、Y0〜Yoがアドレスバ１６に非同期
的に入力される。このモードにおける行アドレス
ラツチ２０は、列デコーダ２６がバス２８を介し
てアドレスバス１６に直線接続されるようにつつ
ぬけである。したがつて、アクセス遅延は、透明
ラツチ２０、列デコーダ２６およびメモリアレイ
１０の内部遅延だけの関数である。第２図のペー
ジモードで必要であつたような、を発生し、
一定時間待機し、バス上にアドレスを置くという
要求から生じるタイミン遅延は存在しない。
SCDモードでは、がに先行するから
RBCは低に維持される。それ故、ページモード
およびSCDモードの両方が、およびが
発生する順序によつて決定されるモード選択で単
一の装置に存在する。
第４図には、第１図の順序検出回路３０の拡大
ブロツク図が示されている。とＲ１２が３
入力NANDゲート６０の２入力に入力され、
NANDゲート６０の出力は２入力NANDゲート
６２の１入力に接続される。NANDゲート６２
の出力は２つの直列接続のインバータ６４および
６６を介して出力RBCに入力される。NANDゲ
ート６２の出力はまた、２入力NANDゲート６
８の１入力に入力され、他の入力はＲ１２に接続
される。NANDゲート６８の出力はNANDゲー
ト６２の他方の入力、およびNANDゲート７０
の１入力に接続される。NANDゲート６２の出
力はまた、NORゲート７２の１入力に入力され、
NORゲート７２の出力はNANDゲート６０の第
３入力に接続される。
ブロツク図が示されている。とＲ１２が３
入力NANDゲート６０の２入力に入力され、
NANDゲート６０の出力は２入力NANDゲート
６２の１入力に接続される。NANDゲート６２
の出力は２つの直列接続のインバータ６４および
６６を介して出力RBCに入力される。NANDゲ
ート６２の出力はまた、２入力NANDゲート６
８の１入力に入力され、他の入力はＲ１２に接続
される。NANDゲート６８の出力はNANDゲー
ト６２の他方の入力、およびNANDゲート７０
の１入力に接続される。NANDゲート６２の出
力はまた、NORゲート７２の１入力に入力され、
NORゲート７２の出力はNANDゲート６０の第
３入力に接続される。
NORゲート７４は、信号Ｒ１１に接続された
１入力と、NORゲート７２の他方の入力および
NORゲート７６の１入力の両方に接続された出
力を有している。信号１１はの遅延形式
であり、Ｒ１２に対して反転されている。NOR
ゲート７６の出力はNORゲート７４の他方入力
に接続される。
１入力と、NORゲート７２の他方の入力および
NORゲート７６の１入力の両方に接続された出
力を有している。信号１１はの遅延形式
であり、Ｒ１２に対して反転されている。NOR
ゲート７６の出力はNORゲート７４の他方入力
に接続される。
NANDゲート７０の出力はｐチヤンネルトラ
ンジスタ７８およびｎチヤンネルトランジスタ８
０のゲートに接続される。ｎチヤンネル８０は接
地されたソースおよびノード８２（これはORゲ
ート７６の他方入力に接続されている）に接続さ
れたドレインを有している。ｎチヤンネルトラン
ジスタ８４はそのゲートを１１に接続してノー
ド８２と大地の間に接続される。ノード８２は２
つの直列接続のｎチヤンネルトランジスタ８６お
よび８８を介して接地され、トランジスタ８８の
ゲートはVccに接続され、トランジスタ８６のゲ
ートはに接続されている。トランジスタ７
８はノード８２に接続されたドレインとｐチヤン
ネルトランジスタ９０のドレインに接続されたソ
ースを有している。トランジスタ９０はに
接続されたゲートとｐチヤンネルトランジスタ９
２のドレインに接続されたソースを有している。
トランジスタ９２は１１に接続されたゲートと
Vccに接続されたソースを有している。
ンジスタ７８およびｎチヤンネルトランジスタ８
０のゲートに接続される。ｎチヤンネル８０は接
地されたソースおよびノード８２（これはORゲ
ート７６の他方入力に接続されている）に接続さ
れたドレインを有している。ｎチヤンネルトラン
ジスタ８４はそのゲートを１１に接続してノー
ド８２と大地の間に接続される。ノード８２は２
つの直列接続のｎチヤンネルトランジスタ８６お
よび８８を介して接地され、トランジスタ８８の
ゲートはVccに接続され、トランジスタ８６のゲ
ートはに接続されている。トランジスタ７
８はノード８２に接続されたドレインとｐチヤン
ネルトランジスタ９０のドレインに接続されたソ
ースを有している。トランジスタ９０はに
接続されたゲートとｐチヤンネルトランジスタ９
２のドレインに接続されたソースを有している。
トランジスタ９２は１１に接続されたゲートと
Vccに接続されたソースを有している。
動作に際しては、第４図の回路はが
の前に生じるときに１つのモードで動作し、
CASがの前に生じるときは別のモードで動
作する。第１のモード（これはページモードであ
る）ではRBCは低から高になる。第２のモード
では、がの前に起ることの結果として
低に維持される。最初は、、のいずれ
かが変化する以前は、RBCはNANDゲート６２
の出力が低であることの結果として低である。こ
れはNANDゲート６２の入力が両方とも高であ
るためである。NANDゲート６０の出力はRAS
の反転たるＲ１２が低であるため高に維持され
る。Ｒ１２が変化するまでNANDゲート６０の
出力は高に維持される。が変化する前はＲ
１２は低であるからNANDゲート６８の入力は
両方とも低であるから、NANDゲート６２の他
方入力は高に維持される。さらに、NANDゲー
ト７０の一方入力も高である。NORゲート７４
は１１入力で高で、それによつて出力が低にな
る。この低出力はNORゲート７２およびNORゲ
ート７６の両方に入力される。NORゲート７２
はまた、NANDゲート６２の出力から受けた低
入力を有し、そのため出力は高になり、それが
NANDゲート６０の入力となる。は高で、
トランジスタ８６がターンオンされ、ノード８２
が接地され、それによつてNORゲート７６の他
方入力が低となる。それによつてその出力が高と
なり、続いてNORゲート７４の他方入力が高と
なる。
の前に生じるときに１つのモードで動作し、
CASがの前に生じるときは別のモードで動
作する。第１のモード（これはページモードであ
る）ではRBCは低から高になる。第２のモード
では、がの前に起ることの結果として
低に維持される。最初は、、のいずれ
かが変化する以前は、RBCはNANDゲート６２
の出力が低であることの結果として低である。こ
れはNANDゲート６２の入力が両方とも高であ
るためである。NANDゲート６０の出力はRAS
の反転たるＲ１２が低であるため高に維持され
る。Ｒ１２が変化するまでNANDゲート６０の
出力は高に維持される。が変化する前はＲ
１２は低であるからNANDゲート６８の入力は
両方とも低であるから、NANDゲート６２の他
方入力は高に維持される。さらに、NANDゲー
ト７０の一方入力も高である。NORゲート７４
は１１入力で高で、それによつて出力が低にな
る。この低出力はNORゲート７２およびNORゲ
ート７６の両方に入力される。NORゲート７２
はまた、NANDゲート６２の出力から受けた低
入力を有し、そのため出力は高になり、それが
NANDゲート６０の入力となる。は高で、
トランジスタ８６がターンオンされ、ノード８２
が接地され、それによつてNORゲート７６の他
方入力が低となる。それによつてその出力が高と
なり、続いてNORゲート７４の他方入力が高と
なる。
NANDゲート６２の出力状態を変化させるた
めには、NANDゲート６０の３つの入力全部高
にされなければならない。が低になる前Ｒ
１２が高になると、NANDゲート６０の３入力
全部高になり、その出力は低となる。NANDゲ
ート６０の出が低だと、シーケンス６２の出力が
高となり、さらRBCが高になる。NANDゲート
６２の高出力はNANDゲート６８に入力され、
他方の入力はＲ１２が高になる結果として高にな
る。NANDゲート６８の出力はNANDゲート６
２の出力からの高入力の結果として低となり、そ
の低出力がラツチされる。NANDゲート６８か
らの低出力はNANDゲート７０にも入力され、
その出力を低から高へ変化させ、トランジスタ８
０をターンオンしてノードを低に維持する。さら
に、１１が低になると、NORゲート７４の一
方入力が低となる。しかし、NORゲート７４の
出力は変化しない。したがつてＲ１２によつて
RBCが高になる。NORゲート７２はまた、
NANDゲート６２の出力が高になる結果として
その出力状態を高から低へ変える。これによつて
NANDゲート６０の出力が高に戻り、NANDゲ
ート６２の高出力をラツチする。
めには、NANDゲート６０の３つの入力全部高
にされなければならない。が低になる前Ｒ
１２が高になると、NANDゲート６０の３入力
全部高になり、その出力は低となる。NANDゲ
ート６０の出が低だと、シーケンス６２の出力が
高となり、さらRBCが高になる。NANDゲート
６２の高出力はNANDゲート６８に入力され、
他方の入力はＲ１２が高になる結果として高にな
る。NANDゲート６８の出力はNANDゲート６
２の出力からの高入力の結果として低となり、そ
の低出力がラツチされる。NANDゲート６８か
らの低出力はNANDゲート７０にも入力され、
その出力を低から高へ変化させ、トランジスタ８
０をターンオンしてノードを低に維持する。さら
に、１１が低になると、NORゲート７４の一
方入力が低となる。しかし、NORゲート７４の
出力は変化しない。したがつてＲ１２によつて
RBCが高になる。NORゲート７２はまた、
NANDゲート６２の出力が高になる結果として
その出力状態を高から低へ変える。これによつて
NANDゲート６０の出力が高に戻り、NANDゲ
ート６２の高出力をラツチする。
が低になると、トランジスタ８６はター
ンオフされ、トランジスタ９０はターンオフされ
る。１１も低だから、トランジスタ９２がオン
で、トランジスタ８４はオフとなる。しかし、
NANDゲート７０はノード８２を低に保ちトラ
ンジスタ８０をオフに保つ。Ｒ１２が低に戻る
と、NANDゲート６８の出力は高に戻り、
NANDゲート６２の入力は両方とも高となり、
その出力は低となる。これによつてRBCが効果
的にリセツトされる。
ンオフされ、トランジスタ９０はターンオフされ
る。１１も低だから、トランジスタ９２がオン
で、トランジスタ８４はオフとなる。しかし、
NANDゲート７０はノード８２を低に保ちトラ
ンジスタ８０をオフに保つ。Ｒ１２が低に戻る
と、NANDゲート６８の出力は高に戻り、
NANDゲート６２の入力は両方とも高となり、
その出力は低となる。これによつてRBCが効果
的にリセツトされる。
がの前に変化すると、NANDゲート
６０の出力は高に維持されることになつて、
NANDゲート６２の出力状態が変化するのが防
止される。これによつてRBCが低に保たれる。
さらに、ノード８２が高となり、これによつて
NORゲート７６の出力状態が低に変化する。
RASが発生すると、１１が低となり、NORゲ
ート７４の入力は２つとも低になり、その出力は
高となる。この高出力はNORゲート７２に入力
され、その出力は低となる。これによつて
NANDゲート６０はが再び高になるまで禁
止状態に保たれることになる。したがつて、
RASがその後に続くの発生によつてRBCは
RASが再び高になるまで低にラツチされる。
６０の出力は高に維持されることになつて、
NANDゲート６２の出力状態が変化するのが防
止される。これによつてRBCが低に保たれる。
さらに、ノード８２が高となり、これによつて
NORゲート７６の出力状態が低に変化する。
RASが発生すると、１１が低となり、NORゲ
ート７４の入力は２つとも低になり、その出力は
高となる。この高出力はNORゲート７２に入力
され、その出力は低となる。これによつて
NANDゲート６０はが再び高になるまで禁
止状態に保たれることになる。したがつて、
RASがその後に続くの発生によつてRBCは
RASが再び高になるまで低にラツチされる。
第５図には、第１図にＹエネーブル回路３１の
概略図が示されている。はORゲート９６の
一方入力に入力され、他方入力は遅延手段９８を
介してに接続され、遅延を形成する。この
ことはＲ１１も同じである。ORゲート９６の出
力は遅延手段１０２を介してインバータ１００に
入力される。インバータ１００の出力はNAND
ゲート１０４の一方入力に入力される。NAND
ゲート１０４の出力は３入力NANDゲート１０
６の一つの入力に入力され、それの他の入力は遅
れた書込信号（LW）およびＲ１２に接続され
る、NANDゲート１０６の出力は２つの直列接
続インバータ１１０および１１２を介してノード
１０８に接続される。ノード１０８は反転Ｙ−エ
ネーブル信号を含む。ノード１０８は、出
力がＹ−エネーブル信号YANを含むインバータ
１１４の入力にも接続される。
概略図が示されている。はORゲート９６の
一方入力に入力され、他方入力は遅延手段９８を
介してに接続され、遅延を形成する。この
ことはＲ１１も同じである。ORゲート９６の出
力は遅延手段１０２を介してインバータ１００に
入力される。インバータ１００の出力はNAND
ゲート１０４の一方入力に入力される。NAND
ゲート１０４の出力は３入力NANDゲート１０
６の一つの入力に入力され、それの他の入力は遅
れた書込信号（LW）およびＲ１２に接続され
る、NANDゲート１０６の出力は２つの直列接
続インバータ１１０および１１２を介してノード
１０８に接続される。ノード１０８は反転Ｙ−エ
ネーブル信号を含む。ノード１０８は、出
力がＹ−エネーブル信号YANを含むインバータ
１１４の入力にも接続される。
動作においては、NANDゲート１０４の出力
の初期状態は、RBCが始め低で、インバータ１
００の出力が初め低だから高である。ORゲート
９６、遅延手段１０２およびインバータ１００か
らなる回路は、が低のとき、反転遅延
を与え、それを信号“C2”という。LWは書込サ
イクルを除いて通常高である。Ｒ１２は最初は低
だからNANDゲート１０６の出力は高に維持さ
れ、は高にYANは低に維持される。
が低になると、Ｒ１２は所定の遅延後高となる。
これによつてNANDゲート１０６は低に、
も低にトグルされる。このことは第２図の移行１
１６によつて表わされている。はが低
になるか、NANDゲート１０４が低になるまで
低に維持される。NANDゲート１０４はRBC、
C2の両方とも高になるとき低になる。これはペ
ージモードだけで起こる。したがつて、SCDモ
ードでは、第３図の移行５８によつて示されるよ
うに、はRBCが常に低であるから低に保た
れる。はが高になり、Ｒ１２が低にな
るまで低のままである。
の初期状態は、RBCが始め低で、インバータ１
００の出力が初め低だから高である。ORゲート
９６、遅延手段１０２およびインバータ１００か
らなる回路は、が低のとき、反転遅延
を与え、それを信号“C2”という。LWは書込サ
イクルを除いて通常高である。Ｒ１２は最初は低
だからNANDゲート１０６の出力は高に維持さ
れ、は高にYANは低に維持される。
が低になると、Ｒ１２は所定の遅延後高となる。
これによつてNANDゲート１０６は低に、
も低にトグルされる。このことは第２図の移行１
１６によつて表わされている。はが低
になるか、NANDゲート１０４が低になるまで
低に維持される。NANDゲート１０４はRBC、
C2の両方とも高になるとき低になる。これはペ
ージモードだけで起こる。したがつて、SCDモ
ードでは、第３図の移行５８によつて示されるよ
うに、はRBCが常に低であるから低に保た
れる。はが高になり、Ｒ１２が低にな
るまで低のままである。
第６図には、アドレスAY０〜AY７に対する
列アドレス透明ラツチ２０の概略図が示され、便
宜上ビツトAYOに関連したラツチ回路の部分だ
けが示されている。ビツトAY０はNORゲート
１２０（それの他方入力はに接続されてい
る）に入力される。NORゲート１２０の出力は
インバータ１２４を介してノード１２２に接続さ
れる。ｎチヤンネルパストランジスタ１２６は、
そのゲートをYANに接続してノード１２２とノ
ード１２８の間に接続される。ｐチヤンネルパス
トランジスタ１３０はそのゲートをに接続
してノード１２２とノード１２８の間に接続され
る。２つの直列接続インバータ１３２および１３
４はノード１２８とノード１３６の間に接続され
る。ｎチヤンネルパストランジスタ１３８はその
ゲートをに接続してノード１２８とノード
１３６の間に接続され、ｐチヤンネルトランジス
タ１４０はそのゲートをYANに接続してノード
１２８とノード１３６の間に接続される。ノード
１３６は、２つの直列接続のインバータ１４２お
よび１４４を介してビツトAY０に対する列アド
レスラツチ２０の出力に接続される。
列アドレス透明ラツチ２０の概略図が示され、便
宜上ビツトAYOに関連したラツチ回路の部分だ
けが示されている。ビツトAY０はNORゲート
１２０（それの他方入力はに接続されてい
る）に入力される。NORゲート１２０の出力は
インバータ１２４を介してノード１２２に接続さ
れる。ｎチヤンネルパストランジスタ１２６は、
そのゲートをYANに接続してノード１２２とノ
ード１２８の間に接続される。ｐチヤンネルパス
トランジスタ１３０はそのゲートをに接続
してノード１２２とノード１２８の間に接続され
る。２つの直列接続インバータ１３２および１３
４はノード１２８とノード１３６の間に接続され
る。ｎチヤンネルパストランジスタ１３８はその
ゲートをに接続してノード１２８とノード
１３６の間に接続され、ｐチヤンネルトランジス
タ１４０はそのゲートをYANに接続してノード
１２８とノード１３６の間に接続される。ノード
１３６は、２つの直列接続のインバータ１４２お
よび１４４を介してビツトAY０に対する列アド
レスラツチ２０の出力に接続される。
動作に際しては、は最初は高だから、パ
ストランジスタ１２６および１３０がターンオフ
され、トランジスタ１３８および１４０がターン
オンされる。これによつて、インバータ１３２の
入力状態がノード１３６にラツチされ、その状態
はアドレスラツチ２０から出力AY０にラツチさ
れることになる。が低になると、トランジ
スタ１２６および１３０はターンオンされ、トラ
ンジスタ１３８および１４０はターンオフされ、
AY０の論理状態がノード１２８に置かれる。こ
のモードでは、ラツチは「つつぬけ」である。
YANがページモードで高に戻ると、ビツトAY
０の論理状態はインバータ１３２および１３４、
パストランジタ１３８および１４０でラツチされ
る。
ストランジスタ１２６および１３０がターンオフ
され、トランジスタ１３８および１４０がターン
オンされる。これによつて、インバータ１３２の
入力状態がノード１３６にラツチされ、その状態
はアドレスラツチ２０から出力AY０にラツチさ
れることになる。が低になると、トランジ
スタ１２６および１３０はターンオンされ、トラ
ンジスタ１３８および１４０はターンオフされ、
AY０の論理状態がノード１２８に置かれる。こ
のモードでは、ラツチは「つつぬけ」である。
YANがページモードで高に戻ると、ビツトAY
０の論理状態はインバータ１３２および１３４、
パストランジタ１３８および１４０でラツチされ
る。
こうして、ページモードまたはスタテイツク列
デコードモードのいずれかで動作できる半導体メ
モリが提供される。モードはおよびが
発生する順序によつて選択される。と
の順序を検出する回路が備えられ、この回路はつ
つぬけな列アドレスラツチを動作させる。つつぬ
け列アドレスラツチは列アドレスを列アドレスデ
コーダに継続的に接続するか、ページモードでの
動作のためにCASのトグルに応答してデコーダ
に情報をラツチするために動作できる。
デコードモードのいずれかで動作できる半導体メ
モリが提供される。モードはおよびが
発生する順序によつて選択される。と
の順序を検出する回路が備えられ、この回路はつ
つぬけな列アドレスラツチを動作させる。つつぬ
け列アドレスラツチは列アドレスを列アドレスデ
コーダに継続的に接続するか、ページモードでの
動作のためにCASのトグルに応答してデコーダ
に情報をラツチするために動作できる。
好適実施例を詳細に説明したけれども、種々の
変更、置換、修正が特許請求の範囲によつて画定
された本発明の精神、範囲から離れることなくな
しうることが理解されるべきである。
変更、置換、修正が特許請求の範囲によつて画定
された本発明の精神、範囲から離れることなくな
しうることが理解されるべきである。
以上の説明に関連して更に以下の項を開示す
る。
る。
(1) ページモードまたはスタテイツク列デコード
モードのいずれかでアクセス可能な半導体メモ
リであつて、 行列状に配列されたメモリ素子アレイ、 外部行アドレスを受け、外部行アドレススト
ローブ信号の受信に応答して該行アドレスによ
つて画定された前記メモリ素子の１行をアクセ
スし、前記行アドレスが除去された後でもその
行へのアクセスを維持する行アクセス装置、 外部列アドレスを受け、その列アドレスによ
つて画定された前記メモリ素子の１列をアクセ
スし、第１のページモードまたは第２のスタテ
イツク列デコードモードで動作可能な列アクセ
ス装置、 前記列アドレスおよび外部列アドレストロー
ブ信号の受信に応答して前記列のメモリ素子に
アクセスするために前記第１モードで動作可能
で、前記列アドレスが除去された後でも前記第
１モードでアクセスを維持する前記列アクセス
装置、 前記外部アドレスの受信に応答して前記列の
メモリ素子にアクセスするために前記第２のモ
ードで動作可能で、前記列アドレスが存在する
場合にのみアクセスを維持する前記列アクセス
装置、および 外部信号を受信し、前記列アクセス装置が働
らく前記第１または第２モードの一方を選択す
るモード装置、 を備えたことを特徴とする前記半導体メモリ。
モードのいずれかでアクセス可能な半導体メモ
リであつて、 行列状に配列されたメモリ素子アレイ、 外部行アドレスを受け、外部行アドレススト
ローブ信号の受信に応答して該行アドレスによ
つて画定された前記メモリ素子の１行をアクセ
スし、前記行アドレスが除去された後でもその
行へのアクセスを維持する行アクセス装置、 外部列アドレスを受け、その列アドレスによ
つて画定された前記メモリ素子の１列をアクセ
スし、第１のページモードまたは第２のスタテ
イツク列デコードモードで動作可能な列アクセ
ス装置、 前記列アドレスおよび外部列アドレストロー
ブ信号の受信に応答して前記列のメモリ素子に
アクセスするために前記第１モードで動作可能
で、前記列アドレスが除去された後でも前記第
１モードでアクセスを維持する前記列アクセス
装置、 前記外部アドレスの受信に応答して前記列の
メモリ素子にアクセスするために前記第２のモ
ードで動作可能で、前記列アドレスが存在する
場合にのみアクセスを維持する前記列アクセス
装置、および 外部信号を受信し、前記列アクセス装置が働
らく前記第１または第２モードの一方を選択す
るモード装置、 を備えたことを特徴とする前記半導体メモリ。
(2) 第(1)項記載の半導体メモリであつて、前記外
部信号は前記行および列アドレストローブ信号
を含み、前記モード装置は前記行および列アド
レストローブ信号の順序、前記第１モードを選
択する第１の順序および前記第２モードを選択
する第２の反転順序を検出する装置を含むこと
を特徴とするメモリ装置。
部信号は前記行および列アドレストローブ信号
を含み、前記モード装置は前記行および列アド
レストローブ信号の順序、前記第１モードを選
択する第１の順序および前記第２モードを選択
する第２の反転順序を検出する装置を含むこと
を特徴とするメモリ装置。
(3) 第(1)項記載の半導体メモリであつて、前記列
アドレス装置は、 前記外部アドレス信号を受信し、前記第１モ
ードで動作し前記列アドレスストローブ信号の
受信に応答して前記受信列アドレス信号をその
出力のためにラツチし、格納し、また前記第２
モードで動作して前記行アドレス信号に対して
つつぬけとなるつつぬけ列アドレスラツチ、お
よび 前記つつぬけアドレスラツチによつて前記列
アドレス出力を受け、その列アドレスを検出
し、その列アドレスによつて画定される前記メ
モリ素子の選択列にアクセスする列デコード装
置。
アドレス装置は、 前記外部アドレス信号を受信し、前記第１モ
ードで動作し前記列アドレスストローブ信号の
受信に応答して前記受信列アドレス信号をその
出力のためにラツチし、格納し、また前記第２
モードで動作して前記行アドレス信号に対して
つつぬけとなるつつぬけ列アドレスラツチ、お
よび 前記つつぬけアドレスラツチによつて前記列
アドレス出力を受け、その列アドレスを検出
し、その列アドレスによつて画定される前記メ
モリ素子の選択列にアクセスする列デコード装
置。
(4) 第３項に記載の半導体メモリであつて、前記
外部信号は所定の順序で生じる前記行および列
アドレストローブ信号を含み、前記モード装置
は、 前記行および列アドレスストローブ信号の受
信の順序を検出し、第１順序が検出されたとき
には第１の状態にあり第２反対順序が検出され
たときには第２状態にある順序信号を発生する
順序検出装置および 前記順序信号が第１状態にあるときは前記ラ
ツチモードで動作し、第２状態にあるときは前
記透明モードで動作するように前記つつぬけラ
ツチを制御するエネーブル装置、 を含むことを特徴とする前記半導体メモリ。
外部信号は所定の順序で生じる前記行および列
アドレストローブ信号を含み、前記モード装置
は、 前記行および列アドレスストローブ信号の受
信の順序を検出し、第１順序が検出されたとき
には第１の状態にあり第２反対順序が検出され
たときには第２状態にある順序信号を発生する
順序検出装置および 前記順序信号が第１状態にあるときは前記ラ
ツチモードで動作し、第２状態にあるときは前
記透明モードで動作するように前記つつぬけラ
ツチを制御するエネーブル装置、 を含むことを特徴とする前記半導体メモリ。
(5) 第(4)項記載の半導体メモリであつて、前記第
１モードは前記行アドレスストローブ信号が前
記列アドレスストローブ信号に先行するときに
選択され、前記第２モードは前記列アドレスス
トローブ信号が前記行アドレスストローブ信号
に先行するときに選択されることを特徴とする
前記半導体メモリ。
１モードは前記行アドレスストローブ信号が前
記列アドレスストローブ信号に先行するときに
選択され、前記第２モードは前記列アドレスス
トローブ信号が前記行アドレスストローブ信号
に先行するときに選択されることを特徴とする
前記半導体メモリ。
(6) 第(5)項記載の半導体メモリであつて、その半
導体メモリは、前記列アドレスストローブ信号
が常に前記行アドレスストローブ信号に先行す
るようにその列アドレスストローブ信号を能動
状態にロツクすることによつて第２モードに保
たれることを特徴とする前記半導体メモリ。
導体メモリは、前記列アドレスストローブ信号
が常に前記行アドレスストローブ信号に先行す
るようにその列アドレスストローブ信号を能動
状態にロツクすることによつて第２モードに保
たれることを特徴とする前記半導体メモリ。
(7) ページモードまたはスタテイツクカラム
（列）デコードモードのいずれかでアクセス可
能な半導体メモリであつて、 行列状に配列されメモリ素子のアレイであつ
て、各素子はそれに関連した前記行および列の
１つを選択することによつてアクセスされる前
記アレイ、 前記列の１つを選択するために外部的に発生
した行アドレスをデコードする行デコーダ、 前記行デコーダへの出力のために前記行アド
レスを受信、格納し、外部行アドレスストロー
ブ信号の受信に応答して出力のために前記行ア
ドレスを格納する行アドレスラツチ、 外部的に発生した列アドレスを受信し、それ
によつて画定される前記列の選択された列をア
クセスし、ページモードまたはスタテイツクカ
ラム（列）デコードモードで前記アレイ中の前
記列の選択された列にアクセスするよう動作可
能な列アクセス装置、 前記列アドレスを受信、格納し、前記列アド
レスが所定の時間の間だけ要求されるにすぎな
いように前記外部発生列アドレスが除去された
後でも前記選択列へのアクセスを維持するペー
ジモードの前記列アクセス装置、 前記アレイ中の前記選択列を受信、アクセス
し、アクセスは前記列アドレスが存在する間だ
け維持され、前記列アドレスの変化によつて、
それによつて画定される別の列のアクセスが生
じる、前記スタテイツク列デコードモードの前
記列アクセス装置、および 外部信号に応答して前記列アクセス装置の前
記ページモードまたは前記スタテイツク列デコ
ードモードを選択するモード装置 を備えたことを特徴とする前記半導体メモリ。
（列）デコードモードのいずれかでアクセス可
能な半導体メモリであつて、 行列状に配列されメモリ素子のアレイであつ
て、各素子はそれに関連した前記行および列の
１つを選択することによつてアクセスされる前
記アレイ、 前記列の１つを選択するために外部的に発生
した行アドレスをデコードする行デコーダ、 前記行デコーダへの出力のために前記行アド
レスを受信、格納し、外部行アドレスストロー
ブ信号の受信に応答して出力のために前記行ア
ドレスを格納する行アドレスラツチ、 外部的に発生した列アドレスを受信し、それ
によつて画定される前記列の選択された列をア
クセスし、ページモードまたはスタテイツクカ
ラム（列）デコードモードで前記アレイ中の前
記列の選択された列にアクセスするよう動作可
能な列アクセス装置、 前記列アドレスを受信、格納し、前記列アド
レスが所定の時間の間だけ要求されるにすぎな
いように前記外部発生列アドレスが除去された
後でも前記選択列へのアクセスを維持するペー
ジモードの前記列アクセス装置、 前記アレイ中の前記選択列を受信、アクセス
し、アクセスは前記列アドレスが存在する間だ
け維持され、前記列アドレスの変化によつて、
それによつて画定される別の列のアクセスが生
じる、前記スタテイツク列デコードモードの前
記列アクセス装置、および 外部信号に応答して前記列アクセス装置の前
記ページモードまたは前記スタテイツク列デコ
ードモードを選択するモード装置 を備えたことを特徴とする前記半導体メモリ。
(8) 第(7)項に記載の半導体メモリであつて、前記
ページモードにある前記列アクセス装置は、外
部列アドレスストローブ信号の受信に応答して
出力のために前記列アドレスをラツチすること
を特徴とする前記半導体メモリ。
ページモードにある前記列アクセス装置は、外
部列アドレスストローブ信号の受信に応答して
出力のために前記列アドレスをラツチすること
を特徴とする前記半導体メモリ。
(9) 第(7)項に記載の半導体メモリであつて、前記
外部信号は前記列アドレスストローブ、前記行
アドレスストローブ、その発生順序を含み、前
記モード装置は、前記発生順序、前記ページモ
ードを選択する第１の所定発生順序および前記
スタテイツク列デコードモードを選択する第２
の反対順序を検出する装置を含むことを特徴と
する前記半導体メモリ。
外部信号は前記列アドレスストローブ、前記行
アドレスストローブ、その発生順序を含み、前
記モード装置は、前記発生順序、前記ページモ
ードを選択する第１の所定発生順序および前記
スタテイツク列デコードモードを選択する第２
の反対順序を検出する装置を含むことを特徴と
する前記半導体メモリ。
(10) 第(8)項記載の半導体メモリであつて、前記列
アクセス装置は、 前記列アドレスを受信、デコードし、その列
アドレスによつて画定される、前記アレイの前
記列のうちの１つの列を選択する列デコーダお
よび、 ページモードで動作して、前記列アドレスス
トローブ信号の発生に応答して出力のために前
記列アドレスをラツチし、スタテイツク列デコ
ードモードで動作可能で、前記列アドレスが前
記列デコーダの入力に連続して与えられるよう
に前記列アドレスにつつぬけとなる、前記モー
ド装置によつて制御されるつつぬけラツチ、 を含むことを特徴とする前記半導体メモリ。
アクセス装置は、 前記列アドレスを受信、デコードし、その列
アドレスによつて画定される、前記アレイの前
記列のうちの１つの列を選択する列デコーダお
よび、 ページモードで動作して、前記列アドレスス
トローブ信号の発生に応答して出力のために前
記列アドレスをラツチし、スタテイツク列デコ
ードモードで動作可能で、前記列アドレスが前
記列デコーダの入力に連続して与えられるよう
に前記列アドレスにつつぬけとなる、前記モー
ド装置によつて制御されるつつぬけラツチ、 を含むことを特徴とする前記半導体メモリ。
(11) 第(10)項記載の半導体メモリであつて、前記モ
ード装置は、 前記アドレスストローブおよび前記列アドレ
スストローブの発生順序を検出し、順序検出信
号を発生し、その順序検出信号は前記行アドレ
スストローブが前記列アドレスストローブに先
行するとき前記ページモードに対応する第１の
状態にあり、前記列アドレスストローブが前記
行アドレスストローブに先行するとき前記スタ
テイツク列デコードモードに対応する第２の状
態にある、行アドレスストローブ／列アドレス
ストローブ順序検出器、および 前記順序検出信号が前記列アドレスストロー
ブの受信に応答して前記列アドレスをラツチす
る第１の状態にあるときにページモードで動作
し、前記順序検出信号が第２の状態にあるとき
につつぬけ回路としてスタテイツク列デコード
モードで動作するように前記つつぬけラツチを
制御するように前記順序検出信号および前記列
アドレスストローブに応答するエネーブル装
置、 を含むことを特徴とする前記半導体メモリ。
ード装置は、 前記アドレスストローブおよび前記列アドレ
スストローブの発生順序を検出し、順序検出信
号を発生し、その順序検出信号は前記行アドレ
スストローブが前記列アドレスストローブに先
行するとき前記ページモードに対応する第１の
状態にあり、前記列アドレスストローブが前記
行アドレスストローブに先行するとき前記スタ
テイツク列デコードモードに対応する第２の状
態にある、行アドレスストローブ／列アドレス
ストローブ順序検出器、および 前記順序検出信号が前記列アドレスストロー
ブの受信に応答して前記列アドレスをラツチす
る第１の状態にあるときにページモードで動作
し、前記順序検出信号が第２の状態にあるとき
につつぬけ回路としてスタテイツク列デコード
モードで動作するように前記つつぬけラツチを
制御するように前記順序検出信号および前記列
アドレスストローブに応答するエネーブル装
置、 を含むことを特徴とする前記半導体メモリ。
(12) 第(10)項に記載の半導体メモリであつて、前記
列デコードモードは、前記列ラツチがつつぬけ
であるように前記列アドレスストローブ信号を
能動状態にロツクすることによつてメモリにロ
ツクすることができる前記半導体メモリ。
列デコードモードは、前記列ラツチがつつぬけ
であるように前記列アドレスストローブ信号を
能動状態にロツクすることによつてメモリにロ
ツクすることができる前記半導体メモリ。
(13) ページモードまたはスタテイツク列デコード
モードのいずれかで半導体メモリを動作させる
方法であつて、 メモリ素子の１つの選択は関連した行および
列の選択によつてなしうるようにして、それら
のメモリ素子を行列アレイに配列すること、 外部的に発生した行アドレスおよび外部行ア
ドレスストローブ信号の受信に応答して、その
外部発生行アドレスを出力のためにラツチにラ
ツチすること、 ラツチされた行アドレスをデコードし、その
行アドレスによつて画定された行を選択するこ
と、 列アドレス入力と前記アレイの間につつぬけ
なラツチ／デコーダを配置して、外部発生列ア
ドレスを受け、アレイの列の１つを選択するこ
と、 ページモードまたはスタテイツク列デコード
モードのいずれかで動作するように前記ラツ
チ・デコーダを制御すること、 ページモードの動作は、列アドレスストロー
ブの受信に応答して列アドレスのデコードのた
めに列アドレスを格納するように前記ラツチ／
デコーダを制御することによつて容易にされ、
アクセスは列アドレスの継続的な受信が必要な
いように列アドレスが除去された後でも維持さ
れること、および スタテイツク列デコードモードの動作は、前
記ラツチ／デコーダが前記列アドレスを透過す
るよう制御して列アドレスの継続的受信がアレ
イの選択列に対するアクセスを維持するために
必要になるようにすることによつて容易にされ
ること、 を含むことを特徴とする前記方法。
モードのいずれかで半導体メモリを動作させる
方法であつて、 メモリ素子の１つの選択は関連した行および
列の選択によつてなしうるようにして、それら
のメモリ素子を行列アレイに配列すること、 外部的に発生した行アドレスおよび外部行ア
ドレスストローブ信号の受信に応答して、その
外部発生行アドレスを出力のためにラツチにラ
ツチすること、 ラツチされた行アドレスをデコードし、その
行アドレスによつて画定された行を選択するこ
と、 列アドレス入力と前記アレイの間につつぬけ
なラツチ／デコーダを配置して、外部発生列ア
ドレスを受け、アレイの列の１つを選択するこ
と、 ページモードまたはスタテイツク列デコード
モードのいずれかで動作するように前記ラツ
チ・デコーダを制御すること、 ページモードの動作は、列アドレスストロー
ブの受信に応答して列アドレスのデコードのた
めに列アドレスを格納するように前記ラツチ／
デコーダを制御することによつて容易にされ、
アクセスは列アドレスの継続的な受信が必要な
いように列アドレスが除去された後でも維持さ
れること、および スタテイツク列デコードモードの動作は、前
記ラツチ／デコーダが前記列アドレスを透過す
るよう制御して列アドレスの継続的受信がアレ
イの選択列に対するアクセスを維持するために
必要になるようにすることによつて容易にされ
ること、 を含むことを特徴とする前記方法。
(14) 第(13)項に記載の方法であつて、前記制御ステ
ツプは、 行アドレスストローブおよび列アドレススト
ローブの発生の順序を検出し、行アドレススト
ローブが列アドレスストローブに先行するとき
ページモードを選択し、列アドレスストローブ
が行アドレスストローブに先行するときスタテ
イツク列デコードモードが選択するようにする
こと、 を含むことを特徴とする前記方法。
ツプは、 行アドレスストローブおよび列アドレススト
ローブの発生の順序を検出し、行アドレススト
ローブが列アドレスストローブに先行するとき
ページモードを選択し、列アドレスストローブ
が行アドレスストローブに先行するときスタテ
イツク列デコードモードが選択するようにする
こと、 を含むことを特徴とする前記方法。
第１図は、ページモードまたはスタテイツク列
デコードモードのいずれかで動作する、本発明の
メモリの概略ブロツク図である。第２図はページ
モードの動作のタイミング図である。第３図はス
タテイツク列デコードモードの動作のタイミング
図である。第４図はRAS／CAS連続検出回路の
概略ブロツク図である。第５図はＹエネーブル回
路の論理図である。第６図は透明列ラツチの論理
図である。 １０…メモリアレイ、１８…行アドレスラツ
チ、２４…行デコード回路、２０…列アドレスラ
ツチ、２６…列デコーダ、３０…／順
序検出回路、３１…Ｙエネーブル回路、３２…ク
ロツク発生・制御回路、３４…入出力制御回路。
デコードモードのいずれかで動作する、本発明の
メモリの概略ブロツク図である。第２図はページ
モードの動作のタイミング図である。第３図はス
タテイツク列デコードモードの動作のタイミング
図である。第４図はRAS／CAS連続検出回路の
概略ブロツク図である。第５図はＹエネーブル回
路の論理図である。第６図は透明列ラツチの論理
図である。 １０…メモリアレイ、１８…行アドレスラツ
チ、２４…行デコード回路、２０…列アドレスラ
ツチ、２６…列デコーダ、３０…／順
序検出回路、３１…Ｙエネーブル回路、３２…ク
ロツク発生・制御回路、３４…入出力制御回路。
Claims (1)
- 【特許請求の範囲】 １ ページモードまたはスタテイツク列デコード
モードのいずれかにおいて選択的にアクセス可能
な半導体メモリであつて、 行列状に配列されたメモリ素子アレイ、 行アドレスを受け、行アドレスストローブ信号
の受信に応答して該行アドレスによつて示された
前記メモリ素子の１行をアクセスし、前記行アド
レスが除去された後でもその行へのアクセスを維
持する行アクセス装置、 列アドレスを受け、その列アドレスによつて示
された前記メモリ素子の１列をアクセスし、第１
のページモードまたは第２のスタテイツク列デコ
ードモードで動作可能なアクセス装置、 前記列アクセス装置は前記列アドレスおよび列
アドレスストローブ信号の受信に応答して前記列
のメモリ素子にアクセスするために前記第１のペ
ージモードで動作可能で、前記列アドレスが除去
された後でも前記第１のページモードでアクセス
を維持し、かつ 前記列アドレスの受信に応答して前記列のメモ
リ素子にアクセスするために前記第２のスタテイ
ツク列デコードモードで動作可能で、前記列アド
レスが存在する場合にのみアクセスを維持し、さ
らに 前記列アクセス装置が働らく前記第１または第
２モードを選択するため行とアドレスストローブ
の信号のシーケンスを検出するためのモード選択
装置であつて第１のシーケンスは前記第１モード
を、第２のシーケンスは前記第２モードを選択す
るようにされた前記モード選択装置、 を備えたことを特徴とする前記半導体メモリ。 ２ ページモードまたはスタテイツク列デコード
モードのいずれかで半導体メモリを動作させる方
法であつて、 メモリ素子の１つの選択は関連した行および列
の配列の選択によつてなしうるようにして、それ
らのメモリ素子の配列に行と列を与えること、行
アドレスおよび行アドレスストローブ信号の受信
に応答して、その行アドレスを出力のためにラツ
チにラツチすること、 ラツチされた行アドレスをデコードし、その行
アドレスによつて示された行を選択すること、 列アドレス入力と前記アレイの間につつぬけラ
ツチとデコーダを配置して、列アドレスと列アド
レスストローブ信号を受け、アレイの列の１つを
選択すること、 前記行アドレスストローブ信号よりも前に前記
列アドレスストローブ信号が受信されたとき前記
スタテイツク列デコードモードで動作するように
前記つつぬけラツチを制御すること、 ページモードの動作は、列アドレスストローブ
の受信に応答して列アドレスのデコードのために
列アドレスを格納するように前記つつぬけラツチ
を制御することによつて行なわれ、アクセスは列
アドレスの継続的な受信が必要ないように列アド
レスが除去された後でも維持されること、および スタテイツク列デコードモードの動作は、前記
つつぬけラツチが前記列アドレスを透過するよう
に制御して列アドレスの継続的受信がアレイの選
択列に対するアクセスを維持するために必要にな
るようにすること、 を含むことを特徴とする前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/763,483 US4750839A (en) | 1985-08-07 | 1985-08-07 | Semiconductor memory with static column decode and page mode addressing capability |
| US763483 | 1985-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103895A JPS62103895A (ja) | 1987-05-14 |
| JPH0529989B2 true JPH0529989B2 (ja) | 1993-05-06 |
Family
ID=25067950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184389A Granted JPS62103895A (ja) | 1985-08-07 | 1986-08-07 | 半導体メモリおよびその動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4750839A (ja) |
| EP (1) | EP0213395B1 (ja) |
| JP (1) | JPS62103895A (ja) |
| DE (1) | DE3677672D1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| JPS63237296A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体記憶装置 |
| US5528551A (en) * | 1987-05-21 | 1996-06-18 | Texas Instruments Inc | Read/write memory with plural memory cell write capability at a selected row address |
| US5173878A (en) * | 1987-11-25 | 1992-12-22 | Kabushiki Kaisha Toshiba | Semiconductor memory including address multiplexing circuitry for changing the order of supplying row and column addresses between read and write cycles |
| EP0333231B1 (en) * | 1988-03-18 | 1995-06-14 | Nec Corporation | Microcomputer system capable of accessing to memory at high speed |
| JPH01258294A (ja) * | 1988-04-07 | 1989-10-16 | Nec Corp | ダイナミック・ランダム・アクセス・メモリ |
| US4933910A (en) * | 1988-07-06 | 1990-06-12 | Zenith Data Systems Corporation | Method for improving the page hit ratio of a page mode main memory system |
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| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| JPH0682339B2 (ja) * | 1990-08-31 | 1994-10-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メモリ・アクセス・システムおよび方法 |
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1986
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- 1986-08-07 JP JP61184389A patent/JPS62103895A/ja active Granted
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Also Published As
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|---|---|
| EP0213395A2 (en) | 1987-03-11 |
| EP0213395A3 (en) | 1988-08-24 |
| DE3677672D1 (de) | 1991-04-04 |
| JPS62103895A (ja) | 1987-05-14 |
| EP0213395B1 (en) | 1991-02-27 |
| US4750839A (en) | 1988-06-14 |
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