JP7244263B2 - メモリ装置 - Google Patents

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Description

本発明は、メモリ装置及びその動作方法に関する。
メモリ装置は、データを格納して出力できる装置であって、様々な分野に適用されている。特に、近年、メモリ装置が処理するデータの容量が益々増加しており、これに伴い、メモリ装置と連結されるプロセッサで処理する動作の一部をメモリ装置の内部で処理する技術が開発されている。
本発明の技術的思想が果たそうとする課題の１つは、メモリ装置に内蔵され入出力バスを共有する複数のメモリバンクの各々に、所定の演算を実行できる回路を具備することにより、動作速度が改善されたメモリ装置を提供することにある。
本発明の一実施形態によるメモリ装置は、入出力バスを共有する複数のメモリバンクと、前記メモリバンクを制御するメモリコントローラと、を含むメモリ装置であって、前記複数のメモリバンクの各々は、複数のメモリセルを含むバンクアレイと、前記入出力バスを介して伝送される目標データを格納するラッチ回路と、前記バンクアレイが出力する格納データを前記目標データと比較し、前記格納データと前記目標データの比較結果を含む結果データを前記メモリコントローラに伝送する比較回路と、を含み、前記メモリコントローラは、前記複数のメモリバンクの各々に含まれる前記比較回路が伝送する前記結果データを併合して１つの出力データを生成することを特徴とする。
本発明の一実施形態によるメモリ装置は、複数のメモリセルを含むバンクアレイ、前記バンクアレイのデータ伝送経路に連結されるラッチ回路と比較回路を各々含み、１つの入出力バスを共有する複数のメモリバンクと、外部プロセッサが伝送する動作コマンドに応答して、前記複数のメモリバンクに目標データを格納する書き込み動作、及び前記複数のメモリバンクが格納データを出力する読み出し動作を行うメモリコントローラと、を含むメモリ装置であって、前記メモリコントローラは、前記外部プロセッサが伝送する比較動作コマンドに応答して、前記書き込み動作で、前記ラッチ回路が前記目標データを格納し、前記読み出し動作で、前記比較回路が前記格納データを前記ラッチ回路に格納された目標データと比較して結果データを生成するように、前記複数のメモリバンクを制御し、前記メモリコントローラは、前記複数のメモリバンクの各々に含まれる前記比較回路が伝送する前記結果データを併合して１つの出力データを生成することを特徴とする。
本発明の一実施形態によるメモリ装置は、複数のメモリセルを含むバンクアレイ、上記バンクアレイのデータ伝送経路に連結されるラッチ回路と比較回路を各々含み、１つの入出力バスを共有する複数のメモリバンクと、上記複数のメモリバンクを制御するメモリコントローラと、を含むメモリ装置であって、上記メモリコントローラが、外部プロセッサから目標データと共に比較動作コマンドを受信すると、上記複数のメモリバンクは、上記ラッチ回路が、上記目標データを格納する書き込み動作を同時に行い、上記比較回路が、上記バンクアレイから出力される格納データを上記目標データと比較して結果データを生成する読み出し動作を同時に行う。
本発明の一実施形態によると、メモリ装置が比較モードに設定されると、目標データがラッチ回路に格納され、比較回路は、バンクアレイから読み出した格納データを目標データと比較し、その結果データをプロセッサに伝送できる。従って、複数のメモリバンクが生成した結果データ、又は１つのメモリバンクで複数回の比較動作を行って生成した結果データを併合して出力するので、メモリ装置の動作速度を改善できる。
本発明の多様且つ有益な利点と効果は上述の内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されよう。
本発明の一実施形態によるメモリモジュールを示した図である。 本発明の一実施形態によるメモリ装置を簡単に示したブロック図である。 本発明の一実施形態によるメモリ装置に含まれるバンクアレイを示した図である。 本発明の一実施形態によるメモリモジュールに含まれるメモリ装置の構造を簡単に示した図である。 本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。 本発明の一実施形態によるメモリ装置の動作を説明するために提供されるブロック図である。 本発明の一実施形態（ノーマルモード）によるメモリ装置の動作を説明するために提供されるブロック図である。 本発明の一実施形態（比較モード）によるメモリ装置の動作を説明するために提供されるブロック図である。 本発明の一実施形態による比較モードでのメモリ装置の動作を説明するために提供される図である。 本発明の一実施形態による比較モードでのメモリ装置の動作を説明するために提供される図である。 本発明の一実施形態による比較モードでのメモリ装置の動作を説明するために提供される図である。 本発明の一実施形態による比較モードでのメモリ装置の動作を説明するために提供される図である。 本発明の一実施形態による比較モードでのメモリ装置の動作を説明するために提供される図である。 本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。 本発明の一実施形態によるメモリ装置の動作を説明するために提供されるタイミングダイアグラムである。 本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。 本発明の一実施形態によるメモリ装置の動作を説明するために提供されるタイミングダイアグラムである。 本発明の一実施形態によるメモリ装置を簡単に示したブロック図である。
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
図１は本発明の一実施形態によるメモリモジュールを示した図である。
図１を参照すると、本発明の一実施形態によるメモリモジュール１は、複数のメモリチップ２、複数のメモリチップ２が実装される基板３を含む。基板３の一端には、データを送受するための入出力ピン４が設けられる。複数のメモリチップ２は、入出力ピン４を介してデータの入力を受けて格納するか、又は入出力ピン４を介してデータを出力する。図１には、１つのメモリモジュール１が８個のメモリチップ２を含む場合を示したが、メモリチップ２の個数は、メモリモジュール１が提供しようとするデータ格納容量、及びメモリチップ２の各々のデータ格納容量などによって変わり得る。基板３には、メモリチップ２と入出力ピン４を連結する入出力バスが設けられ、メモリチップ２は上記入出力バスを共有する。
図２はメモリ装置１０の内部構造を簡単に示したブロック図である。図２に示した一実施形態によるメモリ装置１０は、図１に示した一実施形態においてメモリモジュール１に含まれる複数のメモリチップ２として採用される。図２を参照すると、本発明の一実施形態によるメモリ装置１０は、メモリコントローラ２０と、バンクアレイ３０と、を含む。一実施形態において、メモリコントローラ２０は、コントロールロジック２１、行ドライバ２２、及び列ドライバ２３を含む。バンクアレイ３０は複数のメモリセル４０を含む。
一実施形態において、行ドライバ２２はワードラインＷＬを介してメモリセル４０と連結され、列ドライバ２３はビットラインＢＬを介してメモリセル４０と連結される。一実施形態において、行ドライバ２２は、データを記録するか、又はデータを読み出すメモリセル４０を選択し、列ドライバ２３は、メモリセル４０にデータを記録する（書き込む）か、又はメモリセル４０からデータを読み出すための読み出し／書き込み回路を含む。行ドライバ２２と列ドライバ２３の動作は、コントロールロジック２１によって制御される。
図３は本発明の一実施形態によるメモリ装置に含まれるバンクアレイを示した図である。
図３を参照すると、本発明の一実施形態によるバンクアレイ３０は複数のメモリセル４０を含むことができる。メモリセル４０は、複数のワードラインＷＬと複数のビットラインＢＬが交差する地点に設けられることができる。即ち、メモリセル４０の各々は、１つのワードラインＷＬ及び１つのビットラインＢＬに連結されることができる。
メモリセル４０の各々は、スイッチ素子ＳＷと、情報格納キャパシタＣＣと、を含むことができる。一実施形態において、スイッチ素子ＳＷはトランジスタを含み、トランジスタのゲート端子はワードラインＷＬに連結され、トランジスタのドレイン／ソース端子は各々ビットラインＢＬと情報格納キャパシタＣＣに連結される。
メモリコントローラ２０は、複数のワードラインＷＬと複数のビットラインＢＬを介して、複数のメモリセル４０の各々に含まれる情報格納キャパシタＣＣに電荷を充電するか、又は情報格納キャパシタＣＣに充電された電荷を放電させることにより、データを記録又は消去できる。また、メモリコントローラ２０は、情報格納キャパシタＣＣの電圧を読み出すことにより、複数のメモリセル４０の各々からデータを読み出す。一実施形態において、メモリコントローラ２０は、情報格納キャパシタＣＣに充電された電荷が自然放電されてデータが紛失されないように、複数のメモリセル４０にデータを再度書き込むリフレッシュ（ｒｅｆｒｅｓｈ）動作を行う。
図４は本発明の一実施形態によるメモリ装置に含まれるメモリチップの構造を簡単に示した図である。
図４を参照すると、本発明の一実施形態によるメモリ装置５０は、メモリバンク６０と、ロジック回路７０と、を含む。メモリバンク６０は、複数のメモリセルを有するバンクアレイ６１、行デコーダ６２、列デコーダ６３、及びセンスアンプ６４を含む。一実施形態において、メモリ装置５０は複数のメモリバンク６０を含む。
メモリ装置５０に含まれる複数のメモリバンク６０は、１つのロジック回路７０を共有する。ロジック回路７０は、バンクアレイ６１からデータを読み出す際か、又はバンクアレイ６１にデータを格納する際のアドレスを指定し、且つ、メモリ装置５０の動作モードを決定する。また、ロジック回路７０は、複数のメモリバンク６０に格納しようとするデータ及び複数のメモリバンク６０が出力するデータを伝送するための入出力パッドを含む。
一実施形態において、メモリ装置５０は、ロジック回路７０の入出力パッドを介して外部のプロセッサとデータを送受する。プロセッサが探す目標データがメモリ装置５０に存在するか否かを判断するための比較動作を行う際に、通常の方式の比較動作では、プロセッサが複数のメモリバンク６０の何れか１つが出力する格納データを受信し、プロセッサの内部で格納データを目標データと比較する。
上記の方式では、プロセッサが、一回に、複数のメモリバンク６０の何れか１つが出力する格納データのみを受信する。また、プロセッサがメモリバンク６０から受信した格納データをプロセッサのキャッシュメモリに格納し、格納データが目標データと一致しない場合には、キャッシュメモリに格納された格納データを消去する動作が必要となり得る。それ故に、目標データが存在するメモリバンク６０及び目標データが格納されたアドレスを特定するのに、長時間を要する恐れがある。
本発明の一実施形態では、プロセッサが探そうとする目標データが存在するメモリバンク６０及びアドレスを特定するための比較動作が、メモリ装置５０の内部で行われる。一例として、メモリ装置５０が含む複数のメモリバンク６０の各々がプロセッサから目標データを受信し、バンクアレイ６１が出力する格納データと目標データを比較する。さらに、本発明の一実施形態では、複数のメモリバンク６０が同時に格納データと目標データを比較するので、比較動作に必要な時間を低減でき、メモリ装置５０の動作速度を改善できる。
上記のように複数のメモリバンク６０の各々が比較動作を実行できるように、本発明の一実施形態によるメモリバンク６０の各々は、データを一時格納できるラッチ回路、及びデータを比較できる比較回路を含む。ラッチ回路と比較回路は、入出力パッドとバンクアレイ６１との間のデータ伝送経路に連結される。
図５は本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。
図５を参照すると、本発明の一実施形態によるメモリ装置の動作は、メモリ装置がプロセッサから動作コマンドを受信する段階から開始される（Ｓ１０）。一実施形態において、プロセッサがメモリ装置に伝送する動作コマンドは、メモリ装置の動作モードを制御するモードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、ＭＲＳ）を含む。メモリ装置は、プロセッサが伝送するモードレジスタセットをデコードしてバースト長を含む様々な動作特性を設定する。
本発明の一実施形態によるメモリ装置は、プロセッサから受信した動作コマンドを分析し、比較モードで動作すべきか否かを判断する（Ｓ１１）。比較モードは、プロセッサが探そうとする目標データがメモリ装置に存在するか否か、及び／又はメモリ装置に含まれた複数のメモリバンクのうちどのバンクに目標データが存在するかなどを判断するためのデータ比較動作を、メモリ装置の内部で行うための動作モードである。
Ｓ１１段階の判断結果、比較モードで動作する場合ではないと判断されると、メモリ装置は、ノーマルモードで動作コマンドに従って動作する（Ｓ１２）。一例として、メモリ装置は、動作コマンドと共に受信したモードレジスタセットをデコードしてメモリ装置の動作特性を設定し、データの書き込み、データの読み出し、データのリフレッシュ、データの消去などの動作を行う。
これに対し、Ｓ１１段階の判断結果、比較モードで動作する場合であると判断されると、メモリ装置は、比較動作を実行したメモリバンクの結果データをプロセッサに伝送する（Ｓ１３）。比較モードでメモリ装置は、プロセッサが探そうとする目標データ、及び目標データを探すためのアドレス情報を受信する。メモリ装置は、目標データをラッチ回路に格納する一方、アドレス情報に含まれたアドレスに基づいてバンクアレイが出力した格納データを目標データと比較する。
メモリ装置のバースト長が８であり、メモリ装置が一回の書き込み／読み出しコマンドに従って６４ビットのデータを書き込む又は読み出すと仮定すると、メモリ装置に含まれた複数のメモリバンクの各々は、６４ビットの目標データを６４ビットの格納データと比較する。一実施形態において、複数のメモリバンクの各々は、６４ビットの目標データと６４ビットの格納データの比較結果を、８ビットの結果データとして生成して出力する。メモリ装置は、最大８個のメモリバンクが同時に目標データと格納データを比較して生成した結果データを、１つの出力データとして併合してプロセッサに伝送する。従って、プロセッサが所望する目標データが存在するメモリバンク、及び目標データが格納されたアドレスを探すための比較動作の速度が、著しく向上する。
一方、図５を参照して説明した一実施形態と異なって、プロセッサから受信した動作コマンドに基づいてノーマルモードで動作する過程なしに、メモリ装置に含まれるメモリバンクが比較動作を実行する形態もある。即ち、一実施形態において、メモリバンクの各々が目標データと格納データを比較して結果データを生成する動作を実行するように制御する制御コマンドをメモリ装置に追加することにより、モードレジスタセットを介することなく、メモリ装置が比較モードで動作できる。モードレジスタセットを介することなく比較モードで動作するために、メモリ装置には、目標データをラッチ回路に格納する制御コマンドと、ラッチ回路に格納された目標データを格納データと比較する制御コマンドが追加される。
図６乃至図８は、本発明の一実施形態によるメモリ装置の動作を説明するために提供されるブロック図である。
先ず、図６を参照すると、本発明の一実施形態によるメモリ装置１００は、第１メモリバンク１１０、第２メモリバンク１２０、メモリコントローラ１３０、及び入出力バス１４０を含む。第１メモリバンク１１０と第２メモリバンク１２０は、入出力バス１４０を共有する。
第１メモリバンク１１０と第２メモリバンク１２０は、互いに同一の構造を有する。第１メモリバンク１１０を例として説明すると、第１メモリバンク１１０は、データを格納する複数のメモリセルを有する第１バンクアレイ１１１と、行デコーダ１１２と、読み出し／書き込み回路１１３と、を含む。読み出し／書き込み回路１１３は、列デコーダ１１４と、センスアンプ１１５と、ラッチ回路１１６と、比較回路１１７と、を含む。行デコーダ１１２はワードラインを介して複数のメモリセルと連結され、読み出し／書き込み回路１１３はビットラインを介して複数のメモリセルと連結される。読み出し／書き込み回路１１３が第１バンクアレイ１１１に格納しようとするデータ、及び読み出し／書き込み回路１１３が第１バンクアレイ１１１から読み出したデータは、入出力バス１４０を介して伝送される。
メモリコントローラ１３０は、コントロールロジック１３１、モードレジスタ１３２、及びアドレス生成器１３３などを含む。コントロールロジック１３１は、モードレジスタ１３２とアドレス生成器１３３、第１メモリバンク１１０と第２メモリバンク１２０の動作を制御する。
モードレジスタ１３２は入出力バスを介して外部のプロセッサから受信したモードレジスタセットをデコードし、メモリ装置１００のバースト長、読み出しバーストタイプ、比較モード、ＤＬＬ（Ｄｙｎａｍｉｃ＿Ｌｉｎｋ＿Ｌｉｂｒａｒｙ）リセット、ＤＬＬイネーブルの有無などを含む様々な動作特性を決定する。本発明の一実施形態において、モードレジスタ１３２がデコードしたモードレジスタセットに比較動作コマンドが含まれている場合、コントロールロジック１３１は、メモリ装置１００を比較モードで動作させることができる。比較モードでは、第１及び第２メモリバンク１１０、１２０の各々に含まれたラッチ回路１１６、１２６と比較回路１１７、１２７が活性化される。
アドレス生成器１３３は、入出力バスを介して外部のプロセッサから受信したアドレス情報を用いて、読み出し／書き込み回路１１３、１２３がデータを読み出すアドレス又はデータを格納するアドレスを生成する。アドレス生成器１３３の生成したアドレスは、行デコーダ１１２、１２２と列デコーダ１１４、１２４に伝送される。
図７は、比較モードではなく、ノーマルモードでのメモリ装置１００の動作を説明するために提供されるブロック図である。図７を参照すると、メモリ装置１００がノーマルモードで動作する際に、第１及び第２メモリバンク１１０、１２０の各々に含まれたラッチ回路１１６、１２６と比較回路１１７、１２７は非活性化される。
プロセッサから書き込み動作コマンド及びメモリ装置１００に格納しようとする書き込みデータを受信すると、メモリコントローラ１３０は、第１バンクアレイ１１１及び／又は第２バンクアレイ１２１にデータを格納する。書き込みデータは、列デコーダ１１４、１２４とセンスアンプ１１５、１２５を介して第１バンクアレイ１１１及び／又は第２バンクアレイ１２１に格納される。
一方、プロセッサから読み出し動作コマンドを受信すると、メモリコントローラ１３０は、第１バンクアレイ１１１及び／又は第２バンクアレイ１２１が出力する格納データを用いて出力データを生成する。出力データは、入出力バスを介してプロセッサに伝送される。書き込み動作と読み出し動作においてデータを格納又は読み出すアドレスは、書き込み動作コマンド及び読み出し動作コマンドと共にプロセッサから受信したアドレス情報をアドレス生成器１３３がデコードすることにより獲得される。
図８は、比較モードでのメモリ装置１００の動作を説明するために提供されるブロック図である。図８を参照すると、メモリ装置１００が比較モードで動作する際に、第１及び第２メモリバンク１１０、１２０の各々に含まれたラッチ回路１１６、１２６と比較回路１１７、１２７が活性化される。
プロセッサが、比較動作コマンドが含まれたモードレジスタセットを伝送すると、モードレジスタ１３２が上記モードレジスタセットをデコードし、コントロールロジック１３１がメモリ装置１００を比較モードに設定する。モードレジスタ１３２が比較動作コマンドを含むモードレジスタセットをデコードしてメモリ装置１００が比較モードに入ると、プロセッサが伝送する書き込み動作コマンドと読み出し動作コマンドによるメモリ装置１００の動作が、ノーマルモードと異なるようになる。従って、メモリコントローラ１３０の設計変更を最小化しながら、比較動作をメモリ装置１００内で実現できる。
メモリ装置１００が比較モードに設定されている間に、プロセッサが書き込み動作コマンドを伝送すると、メモリコントローラ１３０は、書き込み動作コマンドと共に受信した目標データを、第１及び第２バンクアレイ１１１、１２１ではなくラッチ回路１１６、１２６に格納する。一実施形態において、メモリコントローラ１３０は、第１及び第２メモリバンク１１０、１２０の各々のデータ伝送経路に連結されたマルチプレクサを用いて、目標データをラッチ回路１１６、１２６の各々に格納する。
また、メモリ装置１００が比較モードに設定されている間に、プロセッサが読み出し動作コマンドを伝送すると、メモリコントローラ１３０は、第１及び第２バンクアレイ１１１、１２１の各々が出力した格納データを、入出力バス１４０ではなく比較回路１１７、１２７に伝達する。比較回路１１７、１２７の各々は、第１及び第２バンクアレイ１１１、１２１の各々が出力した格納データを、ラッチ回路１１６、１２６の各々に格納された目標データと比較し、比較結果を含む結果データを出力する。メモリコントローラ１３０は、比較回路１１７、１２７が出力する結果データを併合して１つの出力データを生成し、入出力バス１４０を介して出力データをプロセッサに伝送する。
本発明の一実施形態では、プロセッサが探そうとする目標データがメモリ装置１００に存在するか否かと、第１及び第２メモリバンク１１０、１２０のうち何れに目標データが存在するかを判断する比較動作が、メモリ装置１００によって行われる。メモリ装置１００が比較モードに設定されている間に、プロセッサは書き込み動作コマンドと共に目標データを伝送し、その後、読み出し動作コマンドを伝送する。比較モードに設定されたメモリ装置１００は、書き込み動作コマンドに応答して、目標データをバンクアレイ１１１、１２１ではなくラッチ回路１１６、１２６に格納する。また、読み出し動作コマンドに応答して、バンクアレイ１１１、１２１が出力した格納データを比較回路１１７、１２７が受信し、ラッチ回路１１６、１２６に格納された目標データと比較する。従って、第１及び第２メモリバンク１１０、１２０の各々から目標データを探す比較動作が、第１及び第２メモリバンク１１０、１２０において同時に行われるので、メモリ装置１００の動作速度を改善できる。
本発明の一実施形態において、メモリ装置１００が比較モードに設定されている間に、書き込み動作コマンド及び読み出し動作コマンドによるメモリ装置１００の動作は、多様に変形可能である。一例として、メモリ装置１００は、書き込み動作コマンドに応答して、ラッチ回路１１６、１２６に目標データを同時に格納するか、又はラッチ回路１１６、１２６に順に目標データを格納できる。また、メモリ装置１００は、読み出し動作コマンドに応答して、ラッチ回路１１６、１２６に格納されたデータを、バンクアレイ１１１、１２１が出力した格納データに同時に更新するか、又はラッチ回路１１６、１２６の各々に格納されたデータを、バンクアレイ１１１、１２１が出力した格納データに順に更新できる。
上記のような動作のために、メモリ装置１００には第１及び第２入出力ピンがさらに追加される。一実施形態において、第１入出力ピンは、書き込み／読み出し動作コマンドに応答して、ラッチ回路１１６、１２６を同時に動作させるか否かを決定する命令を受信するピンである。また、第２入出力ピンは、ラッチ回路１１６、１２６に格納されたデータを更新するための新しいデータのソースを判断するためのピンである。第２入出力ピンを介して受信される情報は、ラッチ回路１１６、１２６に格納されたデータを更新するためのデータが、プロセッサから伝送された目標データであるか、又はバンクアレイ１１１、１２１が出力した格納データであるかを示す。
図９から図１３は、本発明の一実施形態による比較モードでのメモリ装置の動作を説明するために提供される図である。
図９は比較モードに設定されたメモリ装置２００に含まれる１つのメモリバンク２１０が行う比較動作を説明するために提供される図である。図９を参照すると、メモリ装置２００は比較モードで、入出力バス２５０を介して、書き込み動作コマンドと共にＮバイト（Ｎは自然数）のサイズの目標データ２２０を受信する。上述のように、比較モードに設定されたメモリ装置２００は、書き込み動作コマンドと共に受信した目標データ２２０を、バンクアレイ２１１ではなくラッチ回路２１２に格納する。ラッチ回路２１２は、Ｎバイトのサイズの目標データ２２０が格納可能な容量を有し、Ｎは、メモリ装置２００のバーストのサイズによって決定される。
比較モードで入出力バス２５０を介して読み出し動作コマンドを受信すると、メモリ装置２００は、バンクアレイ２１１が出力するＮバイトのサイズの格納データ２３０を比較回路２１３に伝送する。比較回路２１３は、格納データ２３０をラッチ回路２１２に格納された目標データ２２０と比較し、Ｎビットの結果データ２４０を生成する。一実施形態において、比較回路２１３は、目標データ２２０と格納データ２３０をＸＯＲ演算して結果データ２４０を生成する。
比較回路２１３は、目標データ２２０と格納データ２３０をバイト単位で比較する。目標データ２２０と格納データ２３０が８バイトのサイズを有する場合、バイト単位の比較演算により生成された結果データ２４０は８ビットのサイズを有する。一回の動作コマンドに応答して入出力バス２５０を介して伝送できるデータの最大のサイズが８バイトであると仮定すると、メモリ装置２００は、最大８個の結果データ２４０を併合して１つの出力データとしてプロセッサに伝送できる。この際、１つの出力データとして併合された結果データ２４０は、互いに異なるメモリバンク２１０で生成されるか、又は１つのメモリバンク２１０で複数回の比較動作を行うことで生成される。
図１０を参照すると、メモリ装置３００は複数のメモリバンク３１０～３４０を含み、複数のメモリバンク３１０、３２０、３３０、３４０は入出力バス３５０を共有する。複数のメモリバンク３１０、３２０、３３０、３４０の各々は、バンクアレイ３１１、３２１、３３１、３４１、ラッチ回路３１２、３２２、３３２、３４２、及び比較回路３１３、３２３、３３３、３４３を含む。
メモリ装置３００が比較モードに設定されると、入出力バス３５０を介して、書き込み動作コマンドと共に目標データ３６０が伝送される。メモリ装置３００は、目標データ３６０を複数のメモリバンク３１０、３２０、３３０、３４０の各々に含まれたラッチ回路３１２、３２２、３３２、３４２に格納する。即ち、複数のメモリバンク３１０、３２０、３３０、３４０のラッチ回路３１２、３２２、３３２、３４２の各々には、同一の目標データ３６０が格納される。
その後、入出力バス３５０を介して読み出し動作コマンドと共にアドレス情報が伝送されると、バンクアレイ３１１、３２１、３３１、３４１は、アドレス情報に含まれたアドレスから格納データ３７１、３７２、３７３、３７４を出力する。バンクアレイ３１１、３２１、３３１、３４１の各々が出力する格納データ３７１、３７２、３７３、３７４は互いに異なり、複数のメモリバンク３１０、３２０、３３０、３４０の各々の比較回路３１３、３２３、３３３、３４３に伝送される。
比較回路３１３、３２３、３３３、３４３は、格納データ３７１、３７２、３７３、３７４をラッチ回路３１２、３２２、３３２、３４２に格納された目標データ３６０と比較して結果データ３８１、３８２、３８３、３８４を生成する。結果データ３８１、３８２、３８３、３８４は、目標データ３６０又は格納データ３７１、３７２、３７３、３７４より小さいサイズを有し、一例として、目標データ３６０と格納データ３７１、３７２、３７３、３７４がＮバイトのサイズを有する場合、結果データ３８１、３８２、３８３、３８４はＮビットのサイズを有する。メモリ装置３００は、複数のメモリバンク３１０、３２０、３３０、３４０が出力する結果データ３８１、３８２、３８３、３８４を１つの出力データ３９０として併合して出力する。
即ち、本発明の一実施形態では、複数のメモリバンク３１０、３２０、３３０、３４０の各々が、同時に目標データ３６０を格納データ３７１、３７２、３７３、３７４と比較して結果データ３８１、３８２、３８３、３８４を生成する。従って、目標データ３６０が存在するバンクアレイ３１１、３２１、３３１、３４１及び目標データ３６０が格納されたアドレスを速く探すことができる。
図１１及び図１２を参照すると、メモリ装置３００は、バンクアレイ３１１、３２１、３３１、３４１の各々でアドレスを変更しながら、目標データ３６０が存在するバンクアレイ３１１、３２１、３３１、３４１及び目標データ３６０が格納されたアドレスを探すことができる。先ず、図１１を参照すると、比較回路３１３、３２３、３３３、３４３は、バンクアレイ３１１、３２１、３３１、３４１の第１アドレスＡＤＤＲ１から出力された格納データ３７１Ａ、３７２Ａ、３７３Ａ、３７４Ａを目標データ３６０と比較して結果データ３８１Ａ、３８２Ａ、３８３Ａ、３８４Ａを生成する。メモリ装置３００は、結果データ３８１Ａ、３８２Ａ、３８３Ａ、３８４Ａを１つの出力データ３９０Ａとして併合してプロセッサに伝送する。プロセッサは、出力データ３９０Ａを用いて、目標データ３６０がバンクアレイ３１１、３２１、３３１、３４１の第１アドレスＡＤＤＲ１に存在するか否かを判断することができる。
プロセッサの判断結果、バンクアレイ３１１、３２１、３３１、３４１の何れか１つの第１アドレスＡＤＤＲ１に目標データ３６０が存在する場合、プロセッサは、メモリ装置３００を比較モードからノーマルモードに転換させるモードレジスタセットをメモリ装置３００に伝送する。これに対し、プロセッサの判断結果、バンクアレイ３１１、３２１、３３１、３４１の第１アドレスＡＤＤＲ１に目標データ３６０が存在しない場合、プロセッサは、次の比較動作のための第２アドレスＡＤＤＲ２を読み出し動作コマンドと共にメモリ装置３００に伝送する。又は、メモリ装置３００に含まれたアドレス生成器が、予めプロセッサから受信したオフセットを第１アドレスＡＤＤＲ１に加えて第２アドレスＡＤＤＲ２を生成することもできる。
図１２を参照すると、比較回路３１３、３２３、３３３、３４３は、バンクアレイ３１１、３２１、３３１、３４１の第２アドレスＡＤＤＲ２から出力された格納データ３７１Ｂ、３７２Ｂ、３７３Ｂ、３７４Ｂを目標データ３６０と比較して結果データ３８１Ｂ、３８２Ｂ、３８３Ｂ、３８４Ｂを生成する。メモリ装置３００は、結果データ３８１Ｂ、３８２Ｂ、３８３Ｂ、３８４Ｂを１つの出力データ３９０Ｂとして併合してプロセッサに伝送する。プロセッサは、出力データ３９０Ｂを用いて、目標データ３６０がバンクアレイ３１１、３２１、３３１、３４１の第２アドレスＡＤＤＲ２に存在するか否かを判断することができる。上記判断結果に基づいてプロセッサが伝送するコマンドに応答して、メモリ装置３００は比較動作を引き続き行うか、又は比較動作を中断し、比較モードからノーマルモードに転換される。
次に、図１３を参照すると、活性化された１つのメモリバンク３１０に含まれる比較回路３１３が、バンクアレイ３１１から連続して出力される格納データ３７０を目標データ３６０と順に比較する。図１３に示した一実施形態において、メモリ装置３００は、入出力バス３５０を介して伝送可能な最大のサイズを有する出力データ３９０が出力されるように、比較回路３１３を制御する。
一例として、目標データ３６０と格納データ３７０が６４ビットのサイズを有し、比較回路３１３がバイト単位で比較演算を行うと仮定すると、結果データ３８０の１つは８ビットのサイズを有する。従って、比較回路３１３が総８回の比較演算を行うようにすることで、入出力バス３５０を介して、６４ビットの出力データ３９０をプロセッサに伝送する。６４ビットの出力データ３９０は、総６４バイトの格納データ３７０に目標データ３６０と一致するデータが存在するか否かに関する情報を含む。
図１４は本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。
図１４を参照すると、本発明の一実施形態によるメモリ装置の動作は、メモリ装置がプロセッサから比較動作コマンドを受信することから開始する（Ｓ２０）。メモリ装置に含まれるモードレジスタは、プロセッサが伝送するモードレジスタセットをデコードして比較動作コマンドを実行し、比較動作コマンドによってメモリ装置は比較モードで動作する。
メモリ装置が比較モードで動作すると、プロセッサが伝送する書き込み動作コマンドに応答して、プロセッサが伝送した目標データをバンクアレイではなくラッチ回路に格納する（Ｓ２１）。一実施形態において、目標データは、プロセッサがメモリ装置から探そうとするデータである。
次に、プロセッサが読み出し動作コマンドを伝送すると、メモリ装置は、それに応答して、バンクアレイが出力する格納データを比較回路に伝送する（Ｓ２２）。格納データは、読み出し動作コマンドと共に伝送されたアドレスを参照してバンクアレイが出力するデータであって、一例として、目標データと同一のサイズを有する。
比較回路は、目標データと格納データを比較し（Ｓ２３）、比較結果を含む結果データを出力する（Ｓ２４）。一実施形態において、比較回路は、目標データと格納データをバイト単位で比較し、ビット毎にＸＯＲ演算する。目標データと格納データが各々Ｎバイトのサイズを有する場合、比較回路は、目標データと格納データをバイト単位で比較し、一致する場合には０、異なる場合には１を結果として生成することで、総Ｎビットのサイズを有する結果データを生成する。メモリ装置は、結果データをプロセッサに伝送する。上述のように、メモリ装置は、複数のメモリバンクが出力する結果データを、１つの出力データとして併合してプロセッサに伝送する。
メモリ装置は、結果データをプロセッサに出力した後、比較モードを終了する動作コマンドがプロセッサから受信されたか否かを判断する（Ｓ２５）。Ｓ２５段階の判断結果、比較モードを終了する動作コマンドが受信されないと、メモリ装置は、プロセッサから新しいアドレス情報を受信し（Ｓ２６）、バンクアレイは、新しいアドレス情報を参照して格納データを比較回路に伝送する（Ｓ２２）。
一方、比較モードを終了する動作コマンドが受信されると、メモリ装置は、比較モードを終了してノーマルモードで動作する（Ｓ２７）。一実施形態において、プロセッサは、Ｓ２４段階でメモリ装置が出力する結果データを用いて、目標データが格納されたバンクアレイが検索されたか否かを判断する。目標データが格納されたバンクアレイが検索されたと判断されると、プロセッサは、比較モードを終了する動作コマンドをメモリ装置に伝送する。
図１５は本発明の一実施形態によるメモリ装置の動作を説明するために提供されるタイミングダイアグラムである。
先ず、メモリコントローラは、プロセッサからモードレジスタセットＭＲＳを受信する。プロセッサから受信したモードレジスタセットＭＲＳは、メモリ装置を比較モードに転換する比較動作コマンドを含む。メモリコントローラは、モードレジスタセットＭＲＳをデコードして比較動作コマンドを実行し、これにより、メモリ装置が比較モードに転換される。
メモリ装置が比較モードで動作する間に、プロセッサから書き込み動作コマンドＷＲを受信すると、メモリコントローラは、目標データＷＲ＿ＤＡＴＡをラッチ回路に格納する。一方、プロセッサから読み出し動作コマンドＲＤを受信すると、メモリコントローラは、読み出し動作コマンドＲＤに含まれたアドレス情報を参照して、バンクアレイが比較回路に格納データを出力するように制御する。比較回路は、バンクアレイが出力する格納データが、ラッチ回路に格納された目標データＷＲ＿ＤＡＴＡと一致するか否かを判断する比較動作ＣＯＭＰＡＲＥを実行する。比較動作ＣＯＭＰＡＲＥは、リードレイテンシＴＲＴの間に実行される。
比較回路は、比較動作ＣＯＭＰＡＲＥによって結果データＲＥＳＵＬＴ＿ＤＡＴＡを生成し、メモリコントローラは、入出力バスを介して結果データＲＥＳＵＬＴ＿ＤＡＴＡをプロセッサに伝送する。一実施形態において、メモリコントローラは、複数のメモリバンクの各々に含まれた比較回路が生成した結果データＲＥＳＵＬＴ＿ＤＡＴＡを１つの出力データとして併合してプロセッサに伝送する。
プロセッサは、結果データＲＥＳＵＬＴ＿ＤＡＴＡを用いて、目標データＷＲ＿ＤＡＴＡが格納されたバンクアレイが検索されたか否かを第１待機時間ＴＷ１の間に判断する。目標データが格納されたバンクアレイが検索されなかったと判断されると、メモリコントローラは、プロセッサから読み出し動作コマンドＲＤをさらに受信する。読み出し動作コマンドＲＤは、新しいアドレス情報を含む。
メモリコントローラは、読み出し動作コマンドＲＤに含まれた新しいアドレス情報を参照して、バンクアレイが比較回路に格納データを出力するように制御する。比較回路は、バンクアレイが出力する格納データが、ラッチ回路に格納された目標データＷＲ＿ＤＡＴＡと一致するか否かを判断する比較動作ＣＯＭＰＡＲＥを実行する。比較回路は、比較動作ＣＯＭＰＡＲＥによって結果データＲＥＳＵＬＴ＿ＤＡＴＡを生成し、メモリコントローラは、入出力バスを介して結果データＲＥＳＵＬＴ＿ＤＡＴＡをプロセッサに伝送する。
プロセッサは、結果データＲＥＳＵＬＴ＿ＤＡＴＡを用いて、目標データＷＲ＿ＤＡＴＡが格納されたバンクアレイが検索されたか否かを第２待機時間ＴＷ２の間に判断する。目標データが格納されたバンクアレイが検索されたと判断されると、メモリコントローラは、プロセッサからメモリ装置の比較モードを終了する動作コマンドが含まれたモードレジスタセットＭＲＳを受信する。メモリコントローラは、該モードレジスタセットＭＲＳを用いて、メモリ装置の動作モードを比較モードからノーマルモードに転換する。
図１６は本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。
図１６を参照すると、本発明の一実施形態によるメモリ装置の動作は、メモリ装置がプロセッサから比較動作コマンドを受信することから開始する（Ｓ３０）。メモリ装置に含まれるモードレジスタは、プロセッサが伝送するモードレジスタセットをデコードして比較動作コマンドを実行し、比較動作コマンドにより、メモリ装置は比較モードで動作する。
メモリ装置が比較モードで動作すると、プロセッサが伝送する書き込み動作コマンドに応答して、プロセッサが伝送した目標データをバンクアレイではなくラッチ回路に格納する（Ｓ３１）。一実施形態において、目標データは、プロセッサがメモリ装置から探そうとするデータである。
次に、プロセッサが読み出し動作コマンドを伝送すると、メモリ装置は、それに応答して、バンクアレイが出力する格納データを比較回路に伝送する（Ｓ３２）。格納データは、読み出し動作コマンドと共に伝送されたアドレスを参照してバンクアレイが出力するデータであって、一例として、目標データと同一のサイズを有する。
比較回路は、目標データと格納データを比較し（Ｓ３３）、比較結果を含む結果データを出力する（Ｓ３４）。一実施形態において、比較回路は、目標データと格納データをバイト単位で比較し、ビット毎にＸＯＲ演算する。メモリ装置は、結果データをプロセッサに出力した後、比較モードを終了する動作コマンドがプロセッサから受信されたか否かを判断する（Ｓ３５）。
Ｓ３５段階の判断結果、比較モードを終了する動作コマンドが受信されないと、メモリ装置は、オフセット値を用いてアドレス情報を更新する（Ｓ３６）。一実施形態において、アドレス情報は、メモリコントローラに含まれるアドレス生成器によって更新され、上記オフセット値は、Ｓ３２段階で読み出し動作コマンドと共にプロセッサが伝送した値である。一例として、アドレス生成器は、Ｓ３２段階でバンクアレイが格納データを出力したアドレスに、上記オフセット値を加えることでアドレス情報を更新する。
メモリ装置は、更新されたアドレス情報を参照して、バンクアレイが出力する格納データを比較回路に伝送する（Ｓ３７）。比較回路は、バンクアレイが更新されたアドレス情報から出力した格納データを目標データと比較し（Ｓ３３）、比較結果を含む結果データを出力する（Ｓ３４）。
一方、Ｓ３５段階で比較モードを終了する動作コマンドが受信されると、メモリ装置は、比較モードを終了してノーマルモードで動作する（Ｓ３８）。図１６に示した一実施形態では、比較モードを終了する動作コマンドがプロセッサから受信されるまで、メモリ装置が、オフセット値を用いて自主的にアドレス情報を更新しながら格納データと目標データを比較し、結果データを連続して生成及び出力する。
図１７は本発明の一実施形態によるメモリ装置の動作を説明するために提供されるタイミングダイアグラムである。
先ず、メモリコントローラは、プロセッサからモードレジスタセットＭＲＳを受信する。プロセッサから受信したモードレジスタセットＭＲＳは、メモリ装置を比較モードに転換する比較動作コマンドを含む。メモリコントローラは、モードレジスタセットＭＲＳをデコードして比較動作コマンドを実行し、これにより、メモリ装置が比較モードに転換される。
メモリ装置が比較モードで動作する間に、プロセッサから書き込み動作コマンドＷＲを受信すると、メモリコントローラは、目標データＷＲ＿ＤＡＴＡをラッチ回路に格納する。一方、プロセッサから読み出し動作コマンドＲＤを受信すると、メモリコントローラは、読み出し動作コマンドＲＤに含まれたアドレス情報を参照して、バンクアレイが比較回路に格納データを出力するように制御する。比較回路は、バンクアレイが出力する格納データが、ラッチ回路に格納された目標データＷＲ＿ＤＡＴＡと一致するか否かを判断する比較動作ＣＯＭＰＡＲＥを実行する。
比較回路は、比較動作ＣＯＭＰＡＲＥによって結果データＲＥＳＵＬＴ＿ＤＡＴＡを生成し、メモリコントローラは、入出力バスを介して結果データＲＥＳＵＬＴ＿ＤＡＴＡをプロセッサに伝送する。一実施形態において、メモリコントローラは、複数のメモリバンクの各々に含まれた比較回路が生成した結果データＲＥＳＵＬＴ＿ＤＡＴＡを１つの出力データとして併合してプロセッサに伝送する。
メモリコントローラは、入出力バスを介して結果データＲＥＳＵＬＴ＿ＤＡＴＡをプロセッサに伝送すると同時に、読み出し動作コマンドＲＤと共に受信したオフセット値を用いて新しいアドレス情報ＡＤＤＲを生成する。新しいアドレス情報ＡＤＤＲは、読み出し動作コマンドＲＤと共に受信したアドレス情報に上記オフセット値を加えることで生成される。新しいアドレス情報ＡＤＤＲが生成されると、メモリコントローラは、新しいアドレス情報を参照して、バンクアレイが比較回路に格納データを出力するように制御する。比較回路は、格納データと目標データＷＲ＿ＤＡＴＡが一致するか否かを判断する比較動作ＣＯＭＰＡＲＥを実行し、結果データＲＥＳＵＬＴ＿ＤＡＴＡを生成する。
図１７に示した一実施形態において、メモリ装置では、比較モードを終了する動作コマンドが受信されるまで、比較動作ＣＯＭＰＡＲＥが連続して実行される。図１７に示したように、比較モードを終了する動作コマンドが含まれたモードレジスタセットＭＲＳをプロセッサから受信すると、実行中の比較動作ＣＯＭＰＡＲＥが終了され、メモリ装置が比較モードからノーマルモードに転換される。
一方、本発明の他の一実施形態では、メモリ装置は、別の入力ピンを介して追加情報を受信する。一実施形態において、メモリ装置は、書き込み動作コマンドＷＲと共に受信したデータを、メモリバンクの各々のラッチ回路に同時に格納すべきか、又はメモリバンクの各々のラッチ回路に順に格納すべきかに関する情報を別の入力ピンを介して受信する。また、メモリ装置は、書き込み動作コマンドＷＲと共に受信したデータを送ったデータソースを示す情報を、別の入力ピンを介して受信する。従って、書き込み動作コマンドＷＲと共にデータを送ったデータソースがプロセッサと指定されている場合、メモリ装置は、該書き込み動作コマンドＷＲと共に受信したデータが目標データＷＲ＿ＤＡＴＡであると判断できる。
一方、メモリ装置は、読み出し動作コマンドＲＤと共に追加情報を受信する。一例として、メモリ装置が読み出し動作コマンドＲＤと共に受信する追加情報は、全てのバンクアレイが同時に格納データを出力してラッチ回路に伝達すべきか、又はバンクアレイが順に格納データを出力してラッチ回路に伝達すべきかを指定する。読み出し動作コマンドＲＤでラッチ回路に伝達されるデータはバンクアレイが出力する格納データであるので、データソースを示す情報は、データソースをバンクアレイで示すことができる。本発明の様々な実施形態に係る書き込み動作コマンドＷＲ及び読み出し動作コマンドＲＤを下記の表１に示した。
Figure 0007244263000001
表１を参照すると、第１書き込み動作コマンド（ＷＲ＿ＡＢ）に応答して、メモリ装置は、プロセッサから受信した目標データＷＲ＿ＤＡＴＡを全てのメモリバンクのラッチ回路に同時に格納する。目標データＷＲ＿ＤＡＴＡが全てのラッチ回路に格納され、全てのメモリバンクで動作が同時に実行されるので、バンク情報及びアドレス情報は別途受信しない。一方、第２書き込み動作コマンド（ＷＲ＿ＰＢ）によって、目標データＷＲ＿ＤＡＴＡはメモリバンクの少なくとも一部に格納される。第１書き込み動作コマンド（ＷＲ＿ＡＢ）と同様に、目標データＷＲ＿ＤＡＴＡがラッチ回路に格納されるので、別途のアドレス情報は受信しない。これに対し、目標データＷＲ＿ＤＡＴＡを格納するメモリバンクを指定しなければならないので、メモリ装置は、第２書き込み動作コマンド（ＷＲ＿ＰＢ）と共にバンク情報を別途受信する。
一方、第１読み出し動作コマンド（ＲＤ＿ＡＢ）に応答して、メモリ装置は、全てのメモリバンクがバンクアレイから格納データを読み出してラッチ回路に格納するように制御する。この際、バンクアレイから格納データを読み出すアドレスを指定しなければならないので、メモリ装置は、第１読み出し動作コマンド（ＲＤ＿ＡＢ）と共にアドレス情報を受信する。また、一実施形態において、メモリ装置は、第２読み出し動作コマンド（ＲＤ＿ＰＢ）に応答して、メモリバンクの少なくとも一部が、バンクアレイから格納データを読み出してラッチ回路に格納するように制御する。メモリ装置は、格納データを読み出すバンクアレイのアドレスを指定するアドレス情報、及び読み出し動作を行うメモリバンクを指定するバンク情報を受信する。
図１８は本発明の一実施形態によるメモリ装置を簡単に示したブロック図である。
図１８を参照すると、本発明の一実施形態によるメモリ装置４００は、複数のメモリバンク４１０、４２０、メモリコントローラ４３０、及び入出力バス４４０を含むことができる。第１メモリバンク４１０と第２メモリバンク４２０は入出力バス４４０を共有し、互いに同一の構造を有する。
第１メモリバンク４１０を例として説明すると、第１メモリバンク４１０は、データを格納する複数のメモリセルを有する第１バンクアレイ４１１と、行デコーダ４１２と、読み出し／書き込み回路４１３と、を含む。読み出し／書き込み回路４１３は、列デコーダ４１４と、センスアンプ４１５と、ラッチ回路４１６と、演算回路４１７と、を含む。演算回路４１７は、加算器、乗算器などの、所定の演算を行う回路を含む。
メモリコントローラ４３０は、コントロールロジック４３１、モードレジスタ４３２、及びアドレス生成器４３３などを含む。コントロールロジック４３１は、モードレジスタ４３２とアドレス生成器４３３、第１メモリバンク４１０と第２メモリバンク４２０の動作を制御する。
入出力バス４４０を介してモードレジスタセットが受信されると、モードレジスタ４３２はそれをデコードしてメモリ装置４００の動作モードを設定する。一例として、演算動作コマンドを含むモードレジスタセットが受信されると、モードレジスタ４３２は、メモリ装置４００の動作モードを演算モードに設定する。演算モードでは、ラッチ回路４１６、４２６と演算回路４１７、４２７が活性化される。
一例として、演算回路４１７、４２７が加算器を含む場合、メモリ装置４００を演算モードで動作させることで、第１バンクアレイ４１１及び第２バンクアレイ４２１の各々に格納されたデータの少なくとも一部に、一括して所定の値を加算できる。演算モードでメモリ装置４００が書き込み動作コマンドを受信すると、メモリコントローラ４３０は、書き込み動作コマンドと共に伝送された加算データをラッチ回路４１６、４２６に格納する。
その後、メモリ装置４００がアドレス情報を含む読み出し動作コマンドを受信すると、該アドレス情報を参照して、第１バンクアレイ４１１及び第２バンクアレイ４２１の各々が出力する格納データが演算回路４１７、４２７に伝送される。演算回路４１７、４２７は、ラッチ回路４１６、４２６に格納された加算データを格納データに加えて加算演算を実行し、加算演算の結果値をさらに第１バンクアレイ４１１及び第２バンクアレイ４２１に格納する。選択的に、メモリコントローラ４３０は、アドレス生成器４３３によってアドレス情報を更新するか、又はプロセッサから新しいアドレス情報を受信し、加算演算を繰り返し行うこともできる。
上記のような方式により、加算又は乗算などのような演算を行うことができる演算回路４１７、４２７と、データを格納することができるラッチ回路４１６、４２７とを、複数のメモリバンク４１０、４２０の各々に含ませることにより、メモリ装置４００で頻繁に実行される演算をプロセッサではなくメモリ装置４００内で処理できる。本発明の一実施形態によると、複数のメモリバンク４１０、４２０の各々で演算動作が同時に処理できるので、演算速度を高め、メモリ装置の性能を向上できる。
本発明は、上述の実施形態及び添付図面によって限定されるものではなく、添付の特許請求の範囲によってのみ限定される。従って、本発明の基本的な技術的思想を逸脱しない範囲内で、当技術分野の通常の知識を有する者による様々な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえる。
１ メモリモジュール
２ メモリチップ
３ 基板
４ 入出力ピン
１０、５０ メモリ装置
２０ メモリコントローラ
２１ コントロールロジック
２２ 行ドライバ
２３ 列ドライバ
３０、６１、２１１、３１１～３４１ バンクアレイ
４０ メモリセル
６０、２１０、３１０～３４０ メモリバンク
６２ 行デコーダ
６３ 列デコーダ
６４ センスアンプ
７０ ロジック回路
１００、２００、３００、４００ メモリ装置
１１０、４１０ 第１メモリバンク
１１１、４１１ 第１バンクアレイ
１１２、１２２、４１２、４２２ 行デコーダ
１１３、１２３、４１３、４２３ 読み出し／書き込み回路
１１４、１２４、４１４、４２４ 列デコーダ
１１５、１２５、４１５、４２５ センスアンプ
１１６、１２６、２１２、３１２～３４２、４１６、４２６ ラッチ回路
１１７、１２７、２１３、３１３～３４３ 比較回路
１２０、４２０ 第２メモリバンク
１２１、４２１ 第２バンクアレイ
１３０、４３０ メモリコントローラ
１３１、４３１ コントロールロジック
１３２，４３２ モードレジスタ
１３３、４３３ アドレス生成器
１４０，２５０、３５０，４４０ 入出力バス
２２０，３６０ 目標データ
２３０、３７１～３７４、３７１Ａ～３７４Ａ、３７１Ｂ～３７４Ｂ 格納データ
２４０、３８１～３８４、３８１Ａ～３８４Ａ、３８１Ｂ～３８４Ｂ （比較）結果データ
３９０，３９０Ａ，３９０Ｂ 出力データ
４１７、４２７ 演算回路
ＡＤＤＲ１，ＡＤＤＲ２ 第１、第２アドレス
ＢＬ ビットライン
ＣＣ 情報格納キャパシタ
ＣＯＭＰＡＲＥ 比較動作
ＤＬＬ ダイナミックリンクライブラリ（Ｄｙｎａｍｉｃ＿Ｌｉｎｋ＿Ｌｉｂｒａｒｙ）
ＭＲＳ モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）
ＲＤ 読み出し動作コマンド
ＲＤ＿ＡＢ 第１読み出し動作コマンド
ＲＤ＿ＰＢ 第２読み出し動作コマンド
ＲＥＳＵＬＴ＿ＤＡＴＡ 結果データ
ＳＷ スイッチ素子
ＴＲＴ リードレイテンシ
ＴＷ１ 第１待機時間
ＴＷ２ 第２待機時間
ＷＬ ワードライン
ＷＲ 書き込み動作コマンド
ＷＲ＿ＡＢ 第１書き込み動作コマンド
ＷＲ＿ＤＡＴＡ 目標データ
ＷＲ＿ＰＢ 第２書き込み動作コマンド

Claims (19)

  1. 入出力バスを共有する複数のメモリバンクと、
    前記メモリバンクを制御するメモリコントローラと、を含むメモリ装置であって、
    前記複数のメモリバンクの各々は、
    複数のメモリセルを含むバンクアレイと、
    前記入出力バスを介して伝送される目標データを格納するラッチ回路と、
    前記バンクアレイが出力する格納データを前記目標データと比較し、前記格納データと前記目標データの比較結果を含む結果データを前記メモリコントローラに伝送する比較回路と、を含み、
    前記メモリコントローラは、前記複数のメモリバンクの各々に含まれる前記比較回路が伝送する前記結果データを併合して１つの出力データを生成することを特徴とするメモリ装置。
  2. 前記ラッチ回路と前記比較回路は，前記バンクアレイと前記入出力バスとの間のデータ伝送経路に連結される、ことを特徴とする請求項１に記載のメモリ装置。
  3. 前記複数のメモリバンクの各々は、各々の前記データ伝送経路に連結されたマルチプレクサをさらに含み、前記メモリコントローラは、前記マルチプレクサを用いて目標データを前記ラッチ回路に格納する、ことを特徴とする請求項２に記載のメモリ装置。
  4. 前記ラッチ回路は、Ｎバイトのサイズの前記目標データを格納し、前記Ｎは、前記複数のメモリバンクのバーストのサイズによって決定される、ことを特徴とする請求項１に記載のメモリ装置。
  5. 前記比較回路は、前記バンクアレイの互いに異なるアドレスから出力される複数の格納データの各々を前記目標データと比較し、前記結果データを複数個生成し、
    前記メモリコントローラは、複数個の前記結果データを併合して１つの出力データを生成する、ことを特徴とする請求項１に記載のメモリ装置。
  6. 前記比較回路は、前記目標データと前記格納データをビット毎にＸＯＲ演算して前記結果データを生成する、ことを特徴とする請求項１に記載のメモリ装置。
  7. 前記目標データと前記格納データの各々はＮバイト（Ｎは自然数）のサイズを有し、前記結果データはＮビットのサイズを有する、ことを特徴とする請求項１に記載のメモリ装置。
  8. 前記メモリコントローラは、前記結果データを外部プロセッサに出力し、前記外部プロセッサは、前記結果データに基づいて、前記目標データと前記格納データが一致するメモリバンクが存在するか否かを判断する、ことを特徴とする請求項１に記載のメモリ装置。
  9. 前記メモリコントローラは、前記目標データと前記格納データが一致するメモリバンクが存在する場合、前記格納データを出力したメモリバンクの情報と、前記格納データを格納した前記バンクアレイのアドレス情報を外部プロセッサに出力する、ことを特徴とする請求項８に記載のメモリ装置。
  10. 前記メモリコントローラは、前記目標データと前記格納データが一致するメモリバンクが存在しない場合、前記バンクアレイの他のアドレスから前記格納データが出力されるように前記複数のメモリバンクを制御する、ことを特徴とする請求項８に記載のメモリ装置。
  11. 前記メモリコントローラは、前記目標データと前記格納データが一致するメモリバンクが存在しない場合、前記格納データを出力する前記バンクアレイのアドレスを変更するアドレス生成器を含む、ことを特徴とする請求項１０に記載のメモリ装置。
  12. 前記メモリコントローラは、モードレジスタ及びコントロールロジックを含み、前記モードレジスタは、外部プロセッサから受信したモードレジスタセットをデコードし、デコードしたモードレジスタセットに比較動作コマンドが含まれている場合、前記コントロールロジックは、前記ラッチ回路と前記比較回路を活性化させる、ことを特徴とする請求項１に記載のメモリ装置。
  13. 前記外部プロセッサは、前記目標データを、前記バンクアレイではなく前記ラッチ回路に格納する書き込みコマンド、及び前記バンクアレイが出力する前記格納データを前記比較回路が受信し、前記ラッチ回路に格納された前記目標データと比較する読み出しコマンドを生成する、ことを特徴とする請求項１２に記載のメモリ装置。
  14. 前記メモリコントローラは、前記外部プロセッサからの前記書き込みコマンドによる書き込み動作と、前記読み出しコマンドによる読み出し動作を行うように前記複数のメモリバンクを制御する、ことを特徴とする請求項１３に記載のメモリ装置。
  15. 前記メモリコントローラは、前記目標データと前記格納データが一致しないと、前記格納データを出力する前記バンクアレイのアドレスを変更しながら前記読み出し動作を繰り返し行うように前記複数のメモリバンクを制御する、ことを特徴とする請求項１４に記載のメモリ装置。
  16. 前記比較回路は、前記メモリバンクのリードレイテンシ（ｌａｔｅｎｃｙ）の間に前記目標データと前記格納データを比較する、ことを特徴とする請求項１に記載のメモリ装置。
  17. 複数のメモリセルを含むバンクアレイ、前記バンクアレイのデータ伝送経路に連結されるラッチ回路と比較回路を各々含み、１つの入出力バスを共有する複数のメモリバンクと、
    外部プロセッサが伝送する動作コマンドに応答して、前記複数のメモリバンクに目標データを格納する書き込み動作、及び前記複数のメモリバンクが格納データを出力する読み出し動作を行うメモリコントローラと、を含むメモリ装置であって、
    前記メモリコントローラは、前記外部プロセッサが伝送する比較動作コマンドに応答して、前記書き込み動作で、前記ラッチ回路が前記目標データを格納し、前記読み出し動作で、前記比較回路が前記格納データを前記ラッチ回路に格納された目標データと比較して結果データを生成するように、前記複数のメモリバンクを制御し、
    前記メモリコントローラは、前記複数のメモリバンクの各々に含まれる前記比較回路が伝送する前記結果データを併合して１つの出力データを生成することを特徴とするメモリ装置。
  18. 前記メモリコントローラは、前記外部プロセッサが伝送する前記比較動作コマンドに応答して、前記書き込み動作と前記読み出し動作を行い、
    前記目標データと前記格納データが一致しないと、前記格納データを出力する前記バンクアレイのアドレスを変更しながら前記読み出し動作を繰り返し行うように前記複数のメモリバンクを制御する、ことを特徴とする請求項１７に記載のメモリ装置。
  19. 複数のメモリセルを含むバンクアレイ、前記バンクアレイのデータ伝送経路に連結されるラッチ回路と比較回路を各々含み、１つの入出力バスを共有する複数のメモリバンクと、
    前記複数のメモリバンクを制御するメモリコントローラと、を含むメモリ装置であって、
    前記メモリコントローラが、外部プロセッサから目標データと共に比較動作コマンドを受信すると、前記複数のメモリバンクは、前記ラッチ回路が前記目標データを格納する書き込み動作を同時に行い、前記比較回路が前記バンクアレイから出力される格納データを前記目標データと比較して結果データを生成する読み出し動作を同時に行う、ことを特徴とするメモリ装置。
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