JPS5968949A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5968949A JPS5968949A JP17940182A JP17940182A JPS5968949A JP S5968949 A JPS5968949 A JP S5968949A JP 17940182 A JP17940182 A JP 17940182A JP 17940182 A JP17940182 A JP 17940182A JP S5968949 A JPS5968949 A JP S5968949A
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- single crystal
- substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に絶縁膜中に
導体を埋込む方法であシ、高密度、高集積化を図るＬＳ
Ｉ製造技術に利用出来るものであ半都体集積回路の高密
度、高集積化に伴ない一素子の微細化を図る目的で基板
表面の平担化が望まれるようになってきた。その為従来
は第１図に示すように、寸ずａにおいてシリコン基板１
上にシリコン酸化膜２（約５０００Ａ）ＰＳＧ膜（Ｐｈ
ｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）２’（約
３０ｏｏＡ）をイｊ；積し、レジストマスク（図示して
゛いない）を用いて反応性スパノタエノチシグ法等のド
ライエツチングあるいｉｌ−、ｌ：湿式エツチングで開
口部を形成し、次に多結晶シリコン膜３を開口部段部と
ほぼ同等の膜厚（約５ｏｏｏＡ ）にＣＶＤ法（Ｃｈｅ
ｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ−気相成
長法）で形成する。
導体を埋込む方法であシ、高密度、高集積化を図るＬＳ
Ｉ製造技術に利用出来るものであ半都体集積回路の高密
度、高集積化に伴ない一素子の微細化を図る目的で基板
表面の平担化が望まれるようになってきた。その為従来
は第１図に示すように、寸ずａにおいてシリコン基板１
上にシリコン酸化膜２（約５０００Ａ）ＰＳＧ膜（Ｐｈ
ｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）２’（約
３０ｏｏＡ）をイｊ；積し、レジストマスク（図示して
゛いない）を用いて反応性スパノタエノチシグ法等のド
ライエツチングあるいｉｌ−、ｌ：湿式エツチングで開
口部を形成し、次に多結晶シリコン膜３を開口部段部と
ほぼ同等の膜厚（約５ｏｏｏＡ ）にＣＶＤ法（Ｃｈｅ
ｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ−気相成
長法）で形成する。
次に１００００Ｃ程度の尚ｉＲ＊ｉ電気炉で熱処理を施
こし、ＰＳＧ膜２′から多結晶シリコン膜３に燐を拡散
する。次に弗酸、硝酸、酢酸の混合液を用いて多結晶シ
リコン膜３をエツチングすると、燐が拡散された多結晶
シリコン部は拡散されていない多結晶シリコン部（開口
部内）より数十倍速いエツチング速度の為、ｂに示すよ
うにＰＳＧ膜２′りの多結晶シリコン膜は完全にエツチ
ングされ、開口部内の不純物の拡散されていない多結晶
シリコン膜はほとんど残り、はぼ基板表面は平担となる
。
こし、ＰＳＧ膜２′から多結晶シリコン膜３に燐を拡散
する。次に弗酸、硝酸、酢酸の混合液を用いて多結晶シ
リコン膜３をエツチングすると、燐が拡散された多結晶
シリコン部は拡散されていない多結晶シリコン部（開口
部内）より数十倍速いエツチング速度の為、ｂに示すよ
うにＰＳＧ膜２′りの多結晶シリコン膜は完全にエツチ
ングされ、開口部内の不純物の拡散されていない多結晶
シリコン膜はほとんど残り、はぼ基板表面は平担となる
。
しかるにこの方法では、ＰＳＧ膜の開口部側面に接する
多結晶シリコン膜にも燐は拡散し易く又開口部寸法が狭
く、開口部段差及びｐｓＧ膜厚が大となる程開口部内の
多結晶シリコン膜に横方向から燐が深く拡散される。こ
のことはエンチングで除去される部分が多く、開口部内
の多結晶シリコン膜の側面が凹部となシ、基板表面がで
こぼことなり微細パターン形成が難がしく、かつ次に金
属配線等を形成すると断線し易くなる。これは高密度、
高集積化のＩＣ製造が容易でない事を示している。
多結晶シリコン膜にも燐は拡散し易く又開口部寸法が狭
く、開口部段差及びｐｓＧ膜厚が大となる程開口部内の
多結晶シリコン膜に横方向から燐が深く拡散される。こ
のことはエンチングで除去される部分が多く、開口部内
の多結晶シリコン膜の側面が凹部となシ、基板表面がで
こぼことなり微細パターン形成が難がしく、かつ次に金
属配線等を形成すると断線し易くなる。これは高密度、
高集積化のＩＣ製造が容易でない事を示している。
発明の目的
本発明は以上の問題点を考慮し、絶縁物の逆パターンを
自己整合的に導体物で形成し、かつ基板表面を平担にす
る簡単な方法を提供するものである。
自己整合的に導体物で形成し、かつ基板表面を平担にす
る簡単な方法を提供するものである。
発明の構成
本発明の方法は絶縁物のパターンノ、（板に半導体の弔
結晶を成長せしめ、絶縁物上の多結晶半導体層と基板上
の単結晶半導体層の不純物拡散速度差を利用して、多結
晶半導体層を選択的にエツチングして基板表面を平担に
するものである。
結晶を成長せしめ、絶縁物上の多結晶半導体層と基板上
の単結晶半導体層の不純物拡散速度差を利用して、多結
晶半導体層を選択的にエツチングして基板表面を平担に
するものである。
実施例の説明
以下本発明の一実施例を図面に沿って詳細に説明する。
第２図（ａ）において、まず単結晶半導体シリコン基板
１上にシリコン酸化膜２を熱酸化法あるいは気相成長法
（ＣＶＤ法）等で形成し、フォトリングラフィ技術によ
りレジストパターンをマスク（図示していない）にシリ
コン酸化膜２をエツチングし、シリコン基板１の一部を
露出させる。
１上にシリコン酸化膜２を熱酸化法あるいは気相成長法
（ＣＶＤ法）等で形成し、フォトリングラフィ技術によ
りレジストパターンをマスク（図示していない）にシリ
コン酸化膜２をエツチングし、シリコン基板１の一部を
露出させる。
この場合湿式エツチングよりドライエツチングで急峻な
開口部が好ましい。
開口部が好ましい。
（ｂ）ニオイて、例えばエピタキシャル法によリシリコ
ンを基板表面に結晶成長させる。この処理でシリコン酸
化膜２のパターン上にＨ多結Ａシリコン膜３が、開口部
内のシリコン基板上には単結晶シリコン膜１′が形成さ
れる。
ンを基板表面に結晶成長させる。この処理でシリコン酸
化膜２のパターン上にＨ多結Ａシリコン膜３が、開口部
内のシリコン基板上には単結晶シリコン膜１′が形成さ
れる。
次に（Ｃ）において、基板表面よりｎ型の不純物、例え
ば１燐を熱拡散あるいは燐を含むシリコンガラス膜より
拡散あるいはイオン注入法で燐を注入し、高１ｔ’ｌｌ
’Ｌ熱処理で、シリコンエピタキシャル層に燐ヲ拡散す
ると、多結晶シリコン膜３に深く、弔結晶シリコン膜１
′に浅く拡散される。これは拡散係数の述いにより、燐
の不純物に対し多結晶シリコンＩｒＪ、 １ ｏ−１０
ｃ４／ｓｅｃ 、単結晶シリコンは１Ｏ−１２ｃ＋ｆｉ
／ＳｅＣと多結晶シリコンは２桁程大きい為である。こ
こでは多結晶シリコン膜３が完全に燐で拡散される条件
で熱処理し、できるだけ単結晶シリコン膜１′には燐を
拡散しないようにするのが望ましい。しかし、これは上
記のように拡散係数が２桁異なるので容易である。以上
の処理で燐の拡散層４が形成される。
ば１燐を熱拡散あるいは燐を含むシリコンガラス膜より
拡散あるいはイオン注入法で燐を注入し、高１ｔ’ｌｌ
’Ｌ熱処理で、シリコンエピタキシャル層に燐ヲ拡散す
ると、多結晶シリコン膜３に深く、弔結晶シリコン膜１
′に浅く拡散される。これは拡散係数の述いにより、燐
の不純物に対し多結晶シリコンＩｒＪ、 １ ｏ−１０
ｃ４／ｓｅｃ 、単結晶シリコンは１Ｏ−１２ｃ＋ｆｉ
／ＳｅＣと多結晶シリコンは２桁程大きい為である。こ
こでは多結晶シリコン膜３が完全に燐で拡散される条件
で熱処理し、できるだけ単結晶シリコン膜１′には燐を
拡散しないようにするのが望ましい。しかし、これは上
記のように拡散係数が２桁異なるので容易である。以上
の処理で燐の拡散層４が形成される。
次に（ｄ）において、シリコンエピタキシャル層の燐拡
散層４をエツチングする。この場合エノヂング法として
、弗酸、硝酸、酢酸の混合液を用いると燐の拡散層が拡
散されていない層より数十１台のエツチング速度を有し
、かつ多結晶シリコンの方が弔結晶シリコンより数倍速
くエツチングされる為、多結晶シリコン膜３が完全にエ
ツチングされたところでエツチングを停止すると、単結
晶シリコン膜１′ハはとんどエツチングされず、図のよ
うに基板表面は平担に制御できる。その他ｃＦ４ ガス
を用いたドライエツチング方式により、プラズマエツチ
ングによってシリコンエピタキシャル層をエツチングし
ても、多結晶シリコン膜３が速くエツチングされ、上記
と同等に基板表面を平担にすることができる。不純物と
して燐をシリコンエピタキシャル層に拡散しだが、
Ａｓやｓｂでも良い。
散層４をエツチングする。この場合エノヂング法として
、弗酸、硝酸、酢酸の混合液を用いると燐の拡散層が拡
散されていない層より数十１台のエツチング速度を有し
、かつ多結晶シリコンの方が弔結晶シリコンより数倍速
くエツチングされる為、多結晶シリコン膜３が完全にエ
ツチングされたところでエツチングを停止すると、単結
晶シリコン膜１′ハはとんどエツチングされず、図のよ
うに基板表面は平担に制御できる。その他ｃＦ４ ガス
を用いたドライエツチング方式により、プラズマエツチ
ングによってシリコンエピタキシャル層をエツチングし
ても、多結晶シリコン膜３が速くエツチングされ、上記
と同等に基板表面を平担にすることができる。不純物と
して燐をシリコンエピタキシャル層に拡散しだが、
Ａｓやｓｂでも良い。
尚上記不純物として”％を用いた方が、拡散有無のエッ
チレートの差が犬であるが、Ｐ型でもエッチレートの差
が有り、効果はｆｆＪ、られる。まだ上記エッチレート
を考慮し、絶縁膜開口部段差とシリコンエピタキシャル
層の膜厚及び拡散条件を制御することにより、高精度に
基板表面を平担にすることができる。
チレートの差が犬であるが、Ｐ型でもエッチレートの差
が有り、効果はｆｆＪ、られる。まだ上記エッチレート
を考慮し、絶縁膜開口部段差とシリコンエピタキシャル
層の膜厚及び拡散条件を制御することにより、高精度に
基板表面を平担にすることができる。
」二記実施例ではシリコンをエピタキシャル法により結
晶成長を行なったが、他の方法として最近注目されるよ
うになってきた分子線エビタキシー（Ｍ Ｂ Ｅ： ｍ
ｏｌｅｃｕｌｅｒ ｂｅａｍ ｅｐｉｔａｘｙ） と
呼ばれる結晶成長法を用いても良い。寸だ以上の説明で
は基板表面を平担化する為、導体膜を埋込む簡単な方法
を示しただけであるが、平担化を行なった後、この導体
中に不純物を拡散し、下地基板や、さらに」二層に金属
や半導体膜の配線層や電極部とオーミック接触させるこ
とも出来る。文通に絶縁膜の厚さや寸法を考慮して導体
部（ここではシリコン単結晶）に能動領域を形成するこ
とによりデバイス作成が可能である。
晶成長を行なったが、他の方法として最近注目されるよ
うになってきた分子線エビタキシー（Ｍ Ｂ Ｅ： ｍ
ｏｌｅｃｕｌｅｒ ｂｅａｍ ｅｐｉｔａｘｙ） と
呼ばれる結晶成長法を用いても良い。寸だ以上の説明で
は基板表面を平担化する為、導体膜を埋込む簡単な方法
を示しただけであるが、平担化を行なった後、この導体
中に不純物を拡散し、下地基板や、さらに」二層に金属
や半導体膜の配線層や電極部とオーミック接触させるこ
とも出来る。文通に絶縁膜の厚さや寸法を考慮して導体
部（ここではシリコン単結晶）に能動領域を形成するこ
とによりデバイス作成が可能である。
発明の効果
以上より本発明方法を用いる事により、基板表向が平担
になり、かつ導体埋込み部を電極あるいは能動領域とし
て用いることにより、利用分野がさらに広まる。又微細
パターンが可能であり、最終の金属配線層等の断線の心
配もなく、さらに絶縁膜の逆パターンとして寸法変換差
がない利点により高密度高集積のＬＳＩが歩留り良く製
造でき、工業上有益である。
になり、かつ導体埋込み部を電極あるいは能動領域とし
て用いることにより、利用分野がさらに広まる。又微細
パターンが可能であり、最終の金属配線層等の断線の心
配もなく、さらに絶縁膜の逆パターンとして寸法変換差
がない利点により高密度高集積のＬＳＩが歩留り良く製
造でき、工業上有益である。
第１図（ａ） 、 （ｂ）は従来の半導体装置の要部製
造工程断面図、第２図（＆）〜（ｄ）は本発明の半導体
装置の製造方法の一実施例を示す工程断面図である。 １・・・・・・シリコン基板、１′・・・・・・単結晶
シリコン層、２・・・・・・シリコン酸化膜、２′・・
・・・・ＰＳＧ膜、３・・・・・・多結晶シリコン層、
４・・・・・・燐拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２２
９
造工程断面図、第２図（＆）〜（ｄ）は本発明の半導体
装置の製造方法の一実施例を示す工程断面図である。 １・・・・・・シリコン基板、１′・・・・・・単結晶
シリコン層、２・・・・・・シリコン酸化膜、２′・・
・・・・ＰＳＧ膜、３・・・・・・多結晶シリコン層、
４・・・・・・燐拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２２
９
Claims (1)
- 「）１．結晶基板が一部露出した絶縁膜パターンを有す
る半導体結晶基板表面に半導体の結晶成長を行ない中結
晶基板上に単結晶半導体層、絶縁膜バタ表面より不純物
を心入す；＝比ミニし７」二記多結晶半心体層に不純物
を深く、上記単結晶半導体層に浅く形成する工程と、上
記不純物を拡散した多結晶下心体層をエツチングする工
程とを有することを特徴とする半導体装１行の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17940182A JPS5968949A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17940182A JPS5968949A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968949A true JPS5968949A (ja) | 1984-04-19 |
Family
ID=16065215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17940182A Pending JPS5968949A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968949A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226951A (ja) * | 1985-04-01 | 1986-10-08 | Hitachi Ltd | キヤパシタ |
| JPS63128750A (ja) * | 1986-11-19 | 1988-06-01 | Toshiba Corp | 半導体装置 |
| KR970003651A (ko) * | 1995-06-20 | 1997-01-28 | 반도체 소자의 비피에스지(bpsg)막 평탄화방법 | |
| KR20000017361A (ko) * | 1998-08-18 | 2000-03-25 | 칼 하인쯔 호르닝어 | 반도체-절연층 및 상기 반도체-절연층을 포함하는 반도체 소자의 제조 방법 |
-
1982
- 1982-10-12 JP JP17940182A patent/JPS5968949A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226951A (ja) * | 1985-04-01 | 1986-10-08 | Hitachi Ltd | キヤパシタ |
| JPS63128750A (ja) * | 1986-11-19 | 1988-06-01 | Toshiba Corp | 半導体装置 |
| KR970003651A (ko) * | 1995-06-20 | 1997-01-28 | 반도체 소자의 비피에스지(bpsg)막 평탄화방법 | |
| KR20000017361A (ko) * | 1998-08-18 | 2000-03-25 | 칼 하인쯔 호르닝어 | 반도체-절연층 및 상기 반도체-절연층을 포함하는 반도체 소자의 제조 방법 |
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