JPS59134819A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPS59134819A JPS59134819A JP15376682A JP15376682A JPS59134819A JP S59134819 A JPS59134819 A JP S59134819A JP 15376682 A JP15376682 A JP 15376682A JP 15376682 A JP15376682 A JP 15376682A JP S59134819 A JPS59134819 A JP S59134819A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、表向に絶縁膜のパターンを有する単結晶シリ
コン基板上に選択的にシリコンエピタキシャル層を成長
させるよ、うな半導体基板の製造方法に関する。
コン基板上に選択的にシリコンエピタキシャル層を成長
させるよ、うな半導体基板の製造方法に関する。
従来の半導体デバイスでは、シリコン基板にイオン注入
又は不純物拡散法を用いて所望のＰ型又はＮ型の伝導凰
にして能動素子とし、能動素子間の分離はＰＮ＆−合あ
るいは部分酸化（ＬＯＣＯ８）法を用いていた。しかる
に接合の浮遊容量の増大や部分酸化工程中の寸法変化（
バーズビークの形成）があり、素子の品速化・面密度化
の障害となっていた。
又は不純物拡散法を用いて所望のＰ型又はＮ型の伝導凰
にして能動素子とし、能動素子間の分離はＰＮ＆−合あ
るいは部分酸化（ＬＯＣＯ８）法を用いていた。しかる
に接合の浮遊容量の増大や部分酸化工程中の寸法変化（
バーズビークの形成）があり、素子の品速化・面密度化
の障害となっていた。
しかし上記の欠点を補う技術としてサファイアヲ基板ニ
用イルイわゆル５Ｏ８（Ｓｉ ｏｎ ５ａｐｐｈｉｒｅ
）がある。基板が絶縁体であるため浮遊容量が小さく、
素子の尚速比・尚密度化に有利である。しかしシリコン
エピタキシャル層はサファイア基板と格子定数の不整合
があるのでそれによって基板−シリコン界面に格子欠陥
が多く発生し、リーク電流の発生原因となり、ＳＯ８の
大きな欠点となっていた。
用イルイわゆル５Ｏ８（Ｓｉ ｏｎ ５ａｐｐｈｉｒｅ
）がある。基板が絶縁体であるため浮遊容量が小さく、
素子の尚速比・尚密度化に有利である。しかしシリコン
エピタキシャル層はサファイア基板と格子定数の不整合
があるのでそれによって基板−シリコン界面に格子欠陥
が多く発生し、リーク電流の発生原因となり、ＳＯ８の
大きな欠点となっていた。
さらに新しい絶縁基板上のシリコン膜の単結晶化技術と
してグラフオエピタキシィ技術とブリッジングエピタキ
シィ技術がある。
してグラフオエピタキシィ技術とブリッジングエピタキ
シィ技術がある。
前者はアプライドフィズイックスレタアーズ第３５巻、
第１番、７１〜７４頁、１９７９年（Ａｐｐｌ ｉｅｄ
Ｐｈｙｓｉｃｓ’Ｌｅｔｔｅｒｓ、Ｖｏｌ・３５．ｊ
％ｌ 。
第１番、７１〜７４頁、１９７９年（Ａｐｐｌ ｉｅｄ
Ｐｈｙｓｉｃｓ’Ｌｅｔｔｅｒｓ、Ｖｏｌ・３５．ｊ
％ｌ 。
ｐｐ、７１〜７４ 、１９７９）に記載されており、石
英基板に溝加工を施し多結晶シリコンのＣＶＤ膜を基板
全面に成長し、レーザー照射によって単結晶化しようと
するものである。
英基板に溝加工を施し多結晶シリコンのＣＶＤ膜を基板
全面に成長し、レーザー照射によって単結晶化しようと
するものである。
後者はジャパンジャーナルオブアプライドフィズイック
ス第１９巻、第１頁、Ｌ２３〜Ｌ２６頁、１９８０年（
Ｊａｐａｎ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ。
ス第１９巻、第１頁、Ｌ２３〜Ｌ２６頁、１９８０年（
Ｊａｐａｎ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ。
Ｖｏｌ−１９、ｉｌ 、 ｐｐ、Ｌ２３〜Ｌ２６ 、１
９８０）に記載されており、それによると半導体単結晶
基板に部分的に絶縁膜を形成し、さらに多結晶シリコン
膜を基板の全面に堆積し、レーサー照射により基板全種
結晶とする再結晶化を施し、絶縁基板−ヒにも単結晶層
を形成しようとするものである。しかしながら、いずれ
の方法も単結晶化の程丸、絶縁膜上の結晶欠陥等に問題
があり、実用に耐えるデバイス特性を得るまでに到って
いない。また種々の高精度技術を要し、量産性にも欠け
、まだ実用化技術となるまでには到っていない。
９８０）に記載されており、それによると半導体単結晶
基板に部分的に絶縁膜を形成し、さらに多結晶シリコン
膜を基板の全面に堆積し、レーサー照射により基板全種
結晶とする再結晶化を施し、絶縁基板−ヒにも単結晶層
を形成しようとするものである。しかしながら、いずれ
の方法も単結晶化の程丸、絶縁膜上の結晶欠陥等に問題
があり、実用に耐えるデバイス特性を得るまでに到って
いない。また種々の高精度技術を要し、量産性にも欠け
、まだ実用化技術となるまでには到っていない。
これらの技術に対して、選択エピタキシャル技術がある
。これは半導体単結晶基板上に部分的に絶縁膜を形成し
、その絶縁膜上には堆積しないで露出した基板領域のみ
に基板と同種の半導体単結晶層をエピタキシャル成長し
、それを素子の能動領域とするものである。このエピタ
キシャル方法はホモエピタキシャルであるため極めて面
品質な結晶性をボし、しかも簡便で量産性罠富んだ優れ
た特性をもつ。
。これは半導体単結晶基板上に部分的に絶縁膜を形成し
、その絶縁膜上には堆積しないで露出した基板領域のみ
に基板と同種の半導体単結晶層をエピタキシャル成長し
、それを素子の能動領域とするものである。このエピタ
キシャル方法はホモエピタキシャルであるため極めて面
品質な結晶性をボし、しかも簡便で量産性罠富んだ優れ
た特性をもつ。
しかし従来の選択エピタキシャルに用いられる基板は、
単結晶基板上に絶縁膜を形成した後、絶縁膜を部分的に
開口して形成していたので、絶縁膜とエピタキシャル膜
との界面は、用いる単箱晶基板の面方位の影響を強く受
ける。例えば、（１００１基板を用いると、（１１１）
面を有する４回対称ファセ、トが生成される。表面は平
担であるが、絶縁膜−エピタキシャル膜界面は非対称形
状の凹凸が形成される。
単結晶基板上に絶縁膜を形成した後、絶縁膜を部分的に
開口して形成していたので、絶縁膜とエピタキシャル膜
との界面は、用いる単箱晶基板の面方位の影響を強く受
ける。例えば、（１００１基板を用いると、（１１１）
面を有する４回対称ファセ、トが生成される。表面は平
担であるが、絶縁膜−エピタキシャル膜界面は非対称形
状の凹凸が形成される。
従来方法で得られるエピタキシャル膜の表面形状を図を
用いてさらに説明する。第１図（ａ）は（１００）シリ
コン基板を用Ｉｔ１７’ｃ場合のエピタキシャルシリコ
ンの成長形状を示す模式的な平面図で、（ｂ）は（ａ）
のＢ−Ｂ’で切断した時の模式的な断面図である。また
第２図（ａ）および（ｂ）は（１１１）シリコン基板を
用いた場合で、第１図（ａ）および（ｂ）とそれぞれ対
応する模式的な平面図及び断面図である。
用いてさらに説明する。第１図（ａ）は（１００）シリ
コン基板を用Ｉｔ１７’ｃ場合のエピタキシャルシリコ
ンの成長形状を示す模式的な平面図で、（ｂ）は（ａ）
のＢ−Ｂ’で切断した時の模式的な断面図である。また
第２図（ａ）および（ｂ）は（１１１）シリコン基板を
用いた場合で、第１図（ａ）および（ｂ）とそれぞれ対
応する模式的な平面図及び断面図である。
ｆｌえば（１００）シリフン基板１の上にシリコン酸化
膜２を堆積し、工、チング法によって開口し露出したシ
リコン領域３にエピタキシャル膜４を成長するとシリコ
ン酸化膜−エピタキシャルシリフ、ン界面からテーパー
状の４回対称性ファセット５が形成される。これは、材
質が不連続的であるエピタキシャル膜４とシリコン酸化
膜２の界面伺近では、種々の面方位が形成され易いので
、結果的に成長速度の遅い（１１１）面が形成されたこ
とによる。それに対して（１１１）基板１１を用いた場
合にはファセットのない平ｔ１３−な表面が得られるが
、三回対称性であるため、矩形内の界面付近の形状は対
称性がなく、ピラミッド状のギザツキが観察される。こ
のように絶縁膜が存在する基板上にエピタキシャル層を
形成する場合、基板の面方位の影響を強く受けるので、
絶縁膜の開口部全体にわたって平担な表面を得ることは
従来においては不可能であった。更に、エピタキシャル
シリコン膜と絶縁膜との界面付近は積層欠陥密度が向い
こともデバイス作成上大きな問題点であった、例えばこ
のような従来方法によって製造された基板上に形成され
た絶縁ダート電界効果型トランンスクは、表面の凹凸の
ためゲート絶縁膜の耐圧が低く、配線の断線も起り易く
シしかも従来のＬＯＣＯ８法で形成されたトランジスタ
に比べ前記結晶欠陥によってソースとドレイン間に数桁
太きなリーク電流か絶縁膜界面を介して流れるという欠
点があった。またこのようなエピタキシャル膜にバイポ
ーラトランジスタを形成する場合においても表面の凹凸
のためその後のレジストのパターン化が困難となったり
、ベースやエミッタ領域が一様に形成されないという欠
点がある。しかも結晶欠陥等によってベース−コレクタ
間の絶縁膜−エピタキシャル膜界面にリーク電流が発生
し易いという問題点も生じた。
膜２を堆積し、工、チング法によって開口し露出したシ
リコン領域３にエピタキシャル膜４を成長するとシリコ
ン酸化膜−エピタキシャルシリフ、ン界面からテーパー
状の４回対称性ファセット５が形成される。これは、材
質が不連続的であるエピタキシャル膜４とシリコン酸化
膜２の界面伺近では、種々の面方位が形成され易いので
、結果的に成長速度の遅い（１１１）面が形成されたこ
とによる。それに対して（１１１）基板１１を用いた場
合にはファセットのない平ｔ１３−な表面が得られるが
、三回対称性であるため、矩形内の界面付近の形状は対
称性がなく、ピラミッド状のギザツキが観察される。こ
のように絶縁膜が存在する基板上にエピタキシャル層を
形成する場合、基板の面方位の影響を強く受けるので、
絶縁膜の開口部全体にわたって平担な表面を得ることは
従来においては不可能であった。更に、エピタキシャル
シリコン膜と絶縁膜との界面付近は積層欠陥密度が向い
こともデバイス作成上大きな問題点であった、例えばこ
のような従来方法によって製造された基板上に形成され
た絶縁ダート電界効果型トランンスクは、表面の凹凸の
ためゲート絶縁膜の耐圧が低く、配線の断線も起り易く
シしかも従来のＬＯＣＯ８法で形成されたトランジスタ
に比べ前記結晶欠陥によってソースとドレイン間に数桁
太きなリーク電流か絶縁膜界面を介して流れるという欠
点があった。またこのようなエピタキシャル膜にバイポ
ーラトランジスタを形成する場合においても表面の凹凸
のためその後のレジストのパターン化が困難となったり
、ベースやエミッタ領域が一様に形成されないという欠
点がある。しかも結晶欠陥等によってベース−コレクタ
間の絶縁膜−エピタキシャル膜界面にリーク電流が発生
し易いという問題点も生じた。
本発明は、単結晶基板方位に依存しないで、極めて平担
な表面を得ることができ、しかも絶縁膜とエピタキシャ
ル膜の界面に存在する結晶欠陥密度を著しく低減するこ
とのできる半導体基板の製造方法を提供するものである
。
な表面を得ることができ、しかも絶縁膜とエピタキシャ
ル膜の界面に存在する結晶欠陥密度を著しく低減するこ
とのできる半導体基板の製造方法を提供するものである
。
本発明によればシリコン単結晶基板上に絶縁膜を形成し
、次いで該絶縁膜の所望の部分に開口部を設け、該開口
部の絶縁膜の側壁罠のみシリコン結晶中でＰ型又はＮ型
を呈する不純物をドープした多結ｄ１シリコンもしくは
非晶質シリコンの薄膜、あるいはノンドープの多結晶シ
リコンもしくは非晶質シリコンの薄膜を形成し、次いで
前記絶縁膜開口部にのみ選択的にエピタキシャル成長し
、該成長中に前記多結晶シリコンもしくは非晶質シリコ
ンの薄膜を単結晶化することを特徴とした半導体基板の
製造方法が得られる。
、次いで該絶縁膜の所望の部分に開口部を設け、該開口
部の絶縁膜の側壁罠のみシリコン結晶中でＰ型又はＮ型
を呈する不純物をドープした多結ｄ１シリコンもしくは
非晶質シリコンの薄膜、あるいはノンドープの多結晶シ
リコンもしくは非晶質シリコンの薄膜を形成し、次いで
前記絶縁膜開口部にのみ選択的にエピタキシャル成長し
、該成長中に前記多結晶シリコンもしくは非晶質シリコ
ンの薄膜を単結晶化することを特徴とした半導体基板の
製造方法が得られる。
このようにシリコン単結晶基板表面に形成した絶縁膜の
パターンの側壁に多結晶シリコン薄膜あるいは非晶質シ
リコン薄膜、を形成しておいてから選択エピタキシャル
成長を行うと（１００）基板ではファセットが極めて少
くなり、平担な表面を得ることができ、（１１１）基板
では非対称性でギザツキや凹みを緩和し一平担で対称性
のある表面を得ることができる。また（１１０）や（５
１１） 等の他の基板を用いても同様に平担なエピタキ
シャル表面を得ることができる。
パターンの側壁に多結晶シリコン薄膜あるいは非晶質シ
リコン薄膜、を形成しておいてから選択エピタキシャル
成長を行うと（１００）基板ではファセットが極めて少
くなり、平担な表面を得ることができ、（１１１）基板
では非対称性でギザツキや凹みを緩和し一平担で対称性
のある表面を得ることができる。また（１１０）や（５
１１） 等の他の基板を用いても同様に平担なエピタキ
シャル表面を得ることができる。
更に上記多結晶シリコン薄膜あるいは非晶質シリコン薄
膜中にｎ型あるいはｎ型の不純物をドープしておけば、
エピタキシャル膜に電界効果トランジスタやハイポーラ
トランンスタを形成するときにチャネルストッパの役割
を果たし、絶縁膜の側壁に接するシリコン膜に形成され
やすいリーク電流を著しく低減できる。
膜中にｎ型あるいはｎ型の不純物をドープしておけば、
エピタキシャル膜に電界効果トランジスタやハイポーラ
トランンスタを形成するときにチャネルストッパの役割
を果たし、絶縁膜の側壁に接するシリコン膜に形成され
やすいリーク電流を著しく低減できる。
次に、図を用いて本発明の詳細な説明する。
第３図（ａ） 、 （ｂ） 、 （Ｃ） 、 （ｄ）
、 （ｅ）は本発明の第１の実施例を説明するだめの図
で４Ｒ造工程をｌ１ｌＬｆを追ってボした模式的な断面
図である。（１００）面をもつシリコン基板１１の上に
１０００℃で熱酸化し約１μｍの膜厚のＳｉｎ、膜を堆
積した後、通常の写真蝕刻技術と反応性イオンエツチン
グ法によって５００λ程度のＳｉｎ、膜を残−し、且つ
垂直壁面をもっＳｉｎ、絶縁膜パターン１２を形成する
と第３図（ａ）を得る。５００Ａ程度のＳ ｉ０２膜は
後の多結晶シリコン膜１３のエツチングマスクに用いら
れる。次に多結晶シリコン膜１３をＣＶＤ法で約１００
ＯＡの膜厚で堆積すると第３図（ｂ）となり、続いて反
応性イオンエツチング技術等を用いて異方的に多結晶シ
リコン膜１３をエツチングすると８ｉ０．膜１２の側壁
にのみ多結晶シリコンが初期の膜厚で残り、第３図（ｃ
）が得られる。続いて通常の希釈されたフ、酸液でＳｉ
ｎ、膜をエツチングするとシリコン基板表面１４が露出
し、第３図（ｄ）となる。次にＳｉＨ，ＣＢ、 と水
累から構成されるガス系にＨＣＩを大よそ１ ｖｏ１％
程度加え、９００℃から１１００℃の範囲の温度で、選
択的にエピタキシャル成長ｋ長すると８ｉ０．膜１２の
表面には堆積しないで、露出したシリコン領域１４にの
みＳｉ単結晶膜１５が成長する。エピタキシャルシリコ
ン膜が約１μｍ程度の時に第３図（、）が得られる。８
ｉｏ、絶縁膜とエピタキシャルシリコンの界面に存在
する多結晶シリコンは単結晶化し、Ｓｉエピタキシャル
層１５の一部となっていることがＴＥＭの観察により確
かめられた。しかもＳｉＨ２界面付近にはファセットや
凹凸が認められず、使めて平担なエピタキシャル表面が
得られた。これはエピタキシャル成長中に絶縁膜壁面に
ある多結晶シリコン膜が基板面方位にしたがった再配列
化を受け、しかも壁面から常にＳｉ＊子を補給している
ためと考えられる。
、 （ｅ）は本発明の第１の実施例を説明するだめの図
で４Ｒ造工程をｌ１ｌＬｆを追ってボした模式的な断面
図である。（１００）面をもつシリコン基板１１の上に
１０００℃で熱酸化し約１μｍの膜厚のＳｉｎ、膜を堆
積した後、通常の写真蝕刻技術と反応性イオンエツチン
グ法によって５００λ程度のＳｉｎ、膜を残−し、且つ
垂直壁面をもっＳｉｎ、絶縁膜パターン１２を形成する
と第３図（ａ）を得る。５００Ａ程度のＳ ｉ０２膜は
後の多結晶シリコン膜１３のエツチングマスクに用いら
れる。次に多結晶シリコン膜１３をＣＶＤ法で約１００
ＯＡの膜厚で堆積すると第３図（ｂ）となり、続いて反
応性イオンエツチング技術等を用いて異方的に多結晶シ
リコン膜１３をエツチングすると８ｉ０．膜１２の側壁
にのみ多結晶シリコンが初期の膜厚で残り、第３図（ｃ
）が得られる。続いて通常の希釈されたフ、酸液でＳｉ
ｎ、膜をエツチングするとシリコン基板表面１４が露出
し、第３図（ｄ）となる。次にＳｉＨ，ＣＢ、 と水
累から構成されるガス系にＨＣＩを大よそ１ ｖｏ１％
程度加え、９００℃から１１００℃の範囲の温度で、選
択的にエピタキシャル成長ｋ長すると８ｉ０．膜１２の
表面には堆積しないで、露出したシリコン領域１４にの
みＳｉ単結晶膜１５が成長する。エピタキシャルシリコ
ン膜が約１μｍ程度の時に第３図（、）が得られる。８
ｉｏ、絶縁膜とエピタキシャルシリコンの界面に存在
する多結晶シリコンは単結晶化し、Ｓｉエピタキシャル
層１５の一部となっていることがＴＥＭの観察により確
かめられた。しかもＳｉＨ２界面付近にはファセットや
凹凸が認められず、使めて平担なエピタキシャル表面が
得られた。これはエピタキシャル成長中に絶縁膜壁面に
ある多結晶シリコン膜が基板面方位にしたがった再配列
化を受け、しかも壁面から常にＳｉ＊子を補給している
ためと考えられる。
壁面材料について多結晶シリコンの他に非晶質シリコン
でも同様な効果をボした。
でも同様な効果をボした。
次に本発明の第２の実施例を説明する。第４図はｎチャ
ネル絶縁ゲート電界効果型トランジスタを製造するさい
の製造工程を順を追って万（した模式的断面図である。
ネル絶縁ゲート電界効果型トランジスタを製造するさい
の製造工程を順を追って万（した模式的断面図である。
用いる基＆は１Ω・儂程度の比抵抗を有する（１００）
シリコン単結晶基板である。
シリコン単結晶基板である。
基板４０１表面に厚さ１μｍの５ｉｎ２膜４０２と厚さ
約５００λのＳｉｎ、膜４０３のパターンを形成する工
程までは第１の実施例と同じである。次に多結晶シリコ
ンをＣＶＤ法で約１０００λの厚さで堆積する。
約５００λのＳｉｎ、膜４０３のパターンを形成する工
程までは第１の実施例と同じである。次に多結晶シリコ
ンをＣＶＤ法で約１０００λの厚さで堆積する。
堆積中あるいは堆積後にｎ型不純物であるボ゛ロンを１
０ α 程度ドー プする（（ａ）図）。次に第１の実
施例と同様なエツチング法でＳｉｎ、膜４０２の倶［壁
にのみ多結晶シリコン４０４を残し、次いでＳｉｎ、膜
４０３を除去する。次に第１の実施例と同様にＳｉＨ，
Ｃ１２と水素から構成されるガスにＨＣＩをおよそ１
ｖｏ１％加えシリコン基板の露出部に選択的にシリコン
単結晶膜４０５がエピタキシャル成長する（（ｂ）図）
。成長中に例えはジボラン（Ｂ、Ｈ，）ガスを導入する
ことにより１０〜２ｏΩ・傭の比抵抗のエピタキシャル
膜が容易に得られる。このエピタキシャルＳｉ膜の平坦
性、結晶性は第１の実施例とほぼ同じであり、多結晶シ
リコンは同様に単結晶化している。側壁に形成した多結
晶シリコン中のポロンはエピタキシャル成長後絶縁膜か
ら０．１μｍ程度の範囲に分布している。これがチャネ
ルスト、バ領域４０４１となる。
０ α 程度ドー プする（（ａ）図）。次に第１の実
施例と同様なエツチング法でＳｉｎ、膜４０２の倶［壁
にのみ多結晶シリコン４０４を残し、次いでＳｉｎ、膜
４０３を除去する。次に第１の実施例と同様にＳｉＨ，
Ｃ１２と水素から構成されるガスにＨＣＩをおよそ１
ｖｏ１％加えシリコン基板の露出部に選択的にシリコン
単結晶膜４０５がエピタキシャル成長する（（ｂ）図）
。成長中に例えはジボラン（Ｂ、Ｈ，）ガスを導入する
ことにより１０〜２ｏΩ・傭の比抵抗のエピタキシャル
膜が容易に得られる。このエピタキシャルＳｉ膜の平坦
性、結晶性は第１の実施例とほぼ同じであり、多結晶シ
リコンは同様に単結晶化している。側壁に形成した多結
晶シリコン中のポロンはエピタキシャル成長後絶縁膜か
ら０．１μｍ程度の範囲に分布している。これがチャネ
ルスト、バ領域４０４１となる。
次にゲート酸化膜４０６を形成後、イオン注入法等の手
段によりエピタキシャルシリコン基板表面に不純物４０
７を制御して導入し、所望のトランジスタのしきい値電
圧に設定する（（Ｃ）図）その後多結晶シリコンをＣＶ
Ｄ法で堆積し、パターン化を行ってゲート電ａ！４０８
となしその後ヒ素等のＮ型不純物を１０”ｃｍ−２以上
のドーズ量でイオン注入することによりソース・ドレイ
ン領域４０９を形成する（（ｄ）図）、、適当なアニー
リングを行ってイオン注入損傷を回復した後、眉間絶縁
膜としてＰ８Ｇ膜４１０をＣＶＤ法で堆積し、熱処理に
よって平担化を計る。通常の写真蝕刻技術を用いてコン
タクトホール４１１を形成して第４図（ｅ）を得る。ア
ルミニウム４１２を真空蒸着法で被着させ、配線電極の
パターン化ヲ行い、水素中でアルミニウムとシリコンの
合金化を施すと仕上り図の第４図（ｆ）を得る。必要に
応じてＣＶＤ法で保護膜を堆積して電極パッドの部分の
保護膜をエツチング除去する。こうして得られた絶縁ゲ
ート電界効果トランジスタの電気的特性は良好で、例え
ばｐｎ接合リーク電流は印加電圧５■の時１ｏ Ａ
／ｍ以下で、ソース・ドレインのサブスレ、ショルド特
性の傾きは約９０ ｍＶ ／ ｄｅｃａｄｅであった。
段によりエピタキシャルシリコン基板表面に不純物４０
７を制御して導入し、所望のトランジスタのしきい値電
圧に設定する（（Ｃ）図）その後多結晶シリコンをＣＶ
Ｄ法で堆積し、パターン化を行ってゲート電ａ！４０８
となしその後ヒ素等のＮ型不純物を１０”ｃｍ−２以上
のドーズ量でイオン注入することによりソース・ドレイ
ン領域４０９を形成する（（ｄ）図）、、適当なアニー
リングを行ってイオン注入損傷を回復した後、眉間絶縁
膜としてＰ８Ｇ膜４１０をＣＶＤ法で堆積し、熱処理に
よって平担化を計る。通常の写真蝕刻技術を用いてコン
タクトホール４１１を形成して第４図（ｅ）を得る。ア
ルミニウム４１２を真空蒸着法で被着させ、配線電極の
パターン化ヲ行い、水素中でアルミニウムとシリコンの
合金化を施すと仕上り図の第４図（ｆ）を得る。必要に
応じてＣＶＤ法で保護膜を堆積して電極パッドの部分の
保護膜をエツチング除去する。こうして得られた絶縁ゲ
ート電界効果トランジスタの電気的特性は良好で、例え
ばｐｎ接合リーク電流は印加電圧５■の時１ｏ Ａ
／ｍ以下で、ソース・ドレインのサブスレ、ショルド特
性の傾きは約９０ ｍＶ ／ ｄｅｃａｄｅであった。
これらの値はいずれも従来ＬＯＣＯ８法で得られた特性
と同程度であり、満足されるものである。また素子分離
寸法としてＬＯＣＯ８法で絶対実現できない０５μｍの
分胸幅も比較的容易に形成できた。
と同程度であり、満足されるものである。また素子分離
寸法としてＬＯＣＯ８法で絶対実現できない０５μｍの
分胸幅も比較的容易に形成できた。
さらにシリコン基板の不純物濃度をトランジスタのしき
い値電圧と独立に選ぶことができるので、実施例で用い
られた１Ω硼比抵抗よりも低いｍ６度基板を使用すると
、α線によるソフトエラーを改善することができたり、
スイッチング速度の尚速比も果すことができる長所もあ
る。
い値電圧と独立に選ぶことができるので、実施例で用い
られた１Ω硼比抵抗よりも低いｍ６度基板を使用すると
、α線によるソフトエラーを改善することができたり、
スイッチング速度の尚速比も果すことができる長所もあ
る。
、 本実施例中ではＳ ｉＯ，膜の側壁に多結晶シリ
コンを残したが、非晶質シソコンでも同様の効果を示し
た。
コンを残したが、非晶質シソコンでも同様の効果を示し
た。
次に第３の実施例を述べる。第５図（ａ） 、 （ｂ）
、 （ｃ） 。
、 （ｃ） 。
（ｄ） 、 （ｅ） 、 （ｆ） 、 （ｇ）はｎｐｎ
バイポーラトランジスタの製造プロセスの模式的断面図
を工程順にホしたものである。ｎ型（１００）面シリコ
ン基板５０１上に熱酸化膜５０２を形成し、通常の写真
蝕刻技術で酸化膜を開口し、リンを拡散すると高濃度コ
レクター領域５０３が形成される（ （ａ）、図）。熱
酸化膜５０２を除去した後ＣＶＤ法によってＳｉｎ、膜
５０４を厚さ２μｍ程度堆積し、同様に写真蝕刻技術と
反応性イオンエツチングによってパターン化すると８ｉ
０゜膜５０４の側壁は垂直に近い形状を得る。続いてポ
ロ：／をドープされた多結晶シリコンをＣＶＤ法によっ
て厚さ３００〜１５００Ａ程度ＣＶＤ法で堆積し、続い
て反応性イオンエツチング法を用いてエツチングすると
、Ｓｉｎ、膜５０４の側壁にのみボロンがドープされた
多結晶シリコン５０５が残る（（ｂ）図）。
バイポーラトランジスタの製造プロセスの模式的断面図
を工程順にホしたものである。ｎ型（１００）面シリコ
ン基板５０１上に熱酸化膜５０２を形成し、通常の写真
蝕刻技術で酸化膜を開口し、リンを拡散すると高濃度コ
レクター領域５０３が形成される（ （ａ）、図）。熱
酸化膜５０２を除去した後ＣＶＤ法によってＳｉｎ、膜
５０４を厚さ２μｍ程度堆積し、同様に写真蝕刻技術と
反応性イオンエツチングによってパターン化すると８ｉ
０゜膜５０４の側壁は垂直に近い形状を得る。続いてポ
ロ：／をドープされた多結晶シリコンをＣＶＤ法によっ
て厚さ３００〜１５００Ａ程度ＣＶＤ法で堆積し、続い
て反応性イオンエツチング法を用いてエツチングすると
、Ｓｉｎ、膜５０４の側壁にのみボロンがドープされた
多結晶シリコン５０５が残る（（ｂ）図）。
次に例えばＳｉｎ、Ｃ１，をソースガス、Ｈ２をキャリ
ヤガスとしたガス系に塩化水素等のハｑ／ｆン化水素ガ
スと更にホスフィン（Ｐ）（、）を適切量を加えて、９
００℃以上でエピタキシャル成長を行うと、Ｓｉｎ。
ヤガスとしたガス系に塩化水素等のハｑ／ｆン化水素ガ
スと更にホスフィン（Ｐ）（、）を適切量を加えて、９
００℃以上でエピタキシャル成長を行うと、Ｓｉｎ。
膜５０４上にはシリコンが堆積されずにシリコン基板開
口部にのみｎ型の単結晶シリコン膜５０６が形成される
。Ｓ ｉｏ、側壁を覆っていた多結晶シリコン５０５は
、夏ピタキシャル成長中に再配列を受け、単結晶層５０
６の一部となり、ポロン拡散領域５０５′になる。こう
して第５図（ｃ）が得られる。写真蝕刻技術でレジスト
パターンを形成し、レジスト５０８をマスクにしてボロ
ンをイオン注入し、その後熱処理してベース領域５０９
を形成すると第５図（ｄ）が得られる。次にＳｉｎ、膜
５１０をＣＶＤ法によって堆積し、写真蝕刻技術と工、
チング法によってパターン化する。その後ベース・コン
タクトとなすべき領域のみレジスト膜５１１で覆い、そ
れをマスクトシテヒ累を１０ ｃｍ 以上のドーズ
量でイオン注入するとエミ、り領域５１２とコレクター
尚濃度領域５１３が得られ、第５図（、）となる。次に
レジスト５１４をマスクＫ ＬでポロンをＩ Ｏ”ｃｒ
ｎ ”以上のドーズ量でイオン注入することによってベ
ース簡濃度領域５１５が得られ、第５図（ｆ）となる、
層間絶縁膜としてＰＳＧ膜５１６をＣＶＤ法で堆積し、
コンタクトホールを開口し、Ａ１電極５１７を形成する
と第５図（ｇ）となる。このようにして、ベース−コレ
クタ間のリーク電流が従来のＬＯＣＯ８法で形成した場
合と同程度のｎｐｎ ）ランジスタが得られる。
口部にのみｎ型の単結晶シリコン膜５０６が形成される
。Ｓ ｉｏ、側壁を覆っていた多結晶シリコン５０５は
、夏ピタキシャル成長中に再配列を受け、単結晶層５０
６の一部となり、ポロン拡散領域５０５′になる。こう
して第５図（ｃ）が得られる。写真蝕刻技術でレジスト
パターンを形成し、レジスト５０８をマスクにしてボロ
ンをイオン注入し、その後熱処理してベース領域５０９
を形成すると第５図（ｄ）が得られる。次にＳｉｎ、膜
５１０をＣＶＤ法によって堆積し、写真蝕刻技術と工、
チング法によってパターン化する。その後ベース・コン
タクトとなすべき領域のみレジスト膜５１１で覆い、そ
れをマスクトシテヒ累を１０ ｃｍ 以上のドーズ
量でイオン注入するとエミ、り領域５１２とコレクター
尚濃度領域５１３が得られ、第５図（、）となる。次に
レジスト５１４をマスクＫ ＬでポロンをＩ Ｏ”ｃｒ
ｎ ”以上のドーズ量でイオン注入することによってベ
ース簡濃度領域５１５が得られ、第５図（ｆ）となる、
層間絶縁膜としてＰＳＧ膜５１６をＣＶＤ法で堆積し、
コンタクトホールを開口し、Ａ１電極５１７を形成する
と第５図（ｇ）となる。このようにして、ベース−コレ
クタ間のリーク電流が従来のＬＯＣＯ８法で形成した場
合と同程度のｎｐｎ ）ランジスタが得られる。
以上第１〜第３の実施例においては厚さ３００〜１５０
０Ａの多結晶シリコンを用いたがエビ成長中のシリコン
原子の向配列化速度は非常に速いので絶縁膜側壁に堆積
する多結晶シリコン膜の膜厚は特に制約されることはな
い。本発明によって裏遺した基板を用いることにより、
良好な特性をもつ半導体装置を形成することができた。
０Ａの多結晶シリコンを用いたがエビ成長中のシリコン
原子の向配列化速度は非常に速いので絶縁膜側壁に堆積
する多結晶シリコン膜の膜厚は特に制約されることはな
い。本発明によって裏遺した基板を用いることにより、
良好な特性をもつ半導体装置を形成することができた。
この場合Ｓｉｎ、絶縁膜１２はぎ予分離領域となること
は明白である。
は明白である。
また前記実施例においては、選択エピタキシャル成長に
用いるガスとしてＳ ｉＨ，ＣＩ 、 、 ＨＣＩ 、
）１２を混合させたものを用いたが、これに限定され
るものではなく、Ｓ １Ｈｃ１ ｓ 、 ＨＣＩ 、
Ｈ２の混合ガス、Ｓ １ｃ１４ 、 ＨＣＩ 、 Ｈ２
の混合ガス、５ｉＨａ 、 ＨＣＩ 、 Ｈ。
用いるガスとしてＳ ｉＨ，ＣＩ 、 、 ＨＣＩ 、
）１２を混合させたものを用いたが、これに限定され
るものではなく、Ｓ １Ｈｃ１ ｓ 、 ＨＣＩ 、
Ｈ２の混合ガス、Ｓ １ｃ１４ 、 ＨＣＩ 、 Ｈ２
の混合ガス、５ｉＨａ 、 ＨＣＩ 、 Ｈ。
の混合ガス等を用いてもよい。
更に上記ＨＣ＋の代わりにＨＩ 、 ＨＢｒ等を用いて
もよい、即ち一般にハロゲン化水素であればよい。
もよい、即ち一般にハロゲン化水素であればよい。
また前記実施例では絶縁膜としてＳｉｎ、膜を用いたが
他に８ｉ３Ｎ、膜、Ｓｉｎ、膜と５ｉｓＮ４ 膜を積
層した膜、ＰＳＧ膜（リンガラス膜）等でもよい。
他に８ｉ３Ｎ、膜、Ｓｉｎ、膜と５ｉｓＮ４ 膜を積
層した膜、ＰＳＧ膜（リンガラス膜）等でもよい。
【図面の簡単な説明】
第１図および第２図は従来方法による（１００）面およ
び（１１１）母基板を用いたエピタキシャル膜の形状を
それぞれ模式的に示した図である。 また第３図は本発明の第１の実施例を工程順に示した模
式的断面図である。 第４図は本発明の第２の実施例を工程順に示した模式的
断面図である。 第５図は本発明の第３の実施例を工程順に示した模式的
断面図である。 図中の番号は以下のものをホす。 １ 、４０１ 、５０１・・・（１００）面シリコン基
板、１１−・（１１１）面シリコン基板、２・・−絶縁
膜、３・−露出されたシリコン基板表面、４−・エピタ
キシャルシリコン層、５−・・テーパー状ファセット、
６・−・非対称形状の凹凸、１２．５０２，５０４，５
１０・・・８ｉ０□絶縁膜、１３・・・多結晶シリコン
膜、１４・−・露出された（１００）面シリコン基板表
面、１５・・・エピタキシャルシリコン層、４０４ 、
５０５−・不純物がドープされた多結晶シリコン、４０
５ 、５０６ ・・・エピタキシャルシリフン層、４０
４’、 ５０５’−・チャネルスト、バー領域、４０６
・・・ゲート酸化膜、４０７・・・チャネルドープ領域
、４０８・・・デート電極用多結晶シリコン、４０９・
−・ソース・ドレイン領域、４１０ 、５１６・・・層
間絶縁膜用ＰＳＧＪｌ’％、４１１・・コンタクトホー
ル、４１２ 、５１７・・・アルミニウムｉ４Ｑ、５０
３・・・フレフタ領域、５１４ ５０８ ５１１・・・
レジスト膜、５０９・・・ベース領域、５１２・・・エ
ミッタ領域、５１３・−・コレクタ商濃度領域、５１５
・・・ベース尚濃度領域つ才 ７ 口 （α） （ｂ） 牙２ ロ ） ３ し ）４図 ４１０ ４／／ 牙 ５回 （α） （乙） （９） 手続補正書（方式） ％式％ 事件の表示 昭和５７年 特許 願第１５３７６６
号発幅名称 半導体基板の製造方法 補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ′代理人 ゛ｒ大乎 、７・ ５、補正命令の日付 昭和５９年１月３１日（発送日
）６．補正の対象 図面 のように補正する。 叉、２．・
び（１１１）母基板を用いたエピタキシャル膜の形状を
それぞれ模式的に示した図である。 また第３図は本発明の第１の実施例を工程順に示した模
式的断面図である。 第４図は本発明の第２の実施例を工程順に示した模式的
断面図である。 第５図は本発明の第３の実施例を工程順に示した模式的
断面図である。 図中の番号は以下のものをホす。 １ 、４０１ 、５０１・・・（１００）面シリコン基
板、１１−・（１１１）面シリコン基板、２・・−絶縁
膜、３・−露出されたシリコン基板表面、４−・エピタ
キシャルシリコン層、５−・・テーパー状ファセット、
６・−・非対称形状の凹凸、１２．５０２，５０４，５
１０・・・８ｉ０□絶縁膜、１３・・・多結晶シリコン
膜、１４・−・露出された（１００）面シリコン基板表
面、１５・・・エピタキシャルシリコン層、４０４ 、
５０５−・不純物がドープされた多結晶シリコン、４０
５ 、５０６ ・・・エピタキシャルシリフン層、４０
４’、 ５０５’−・チャネルスト、バー領域、４０６
・・・ゲート酸化膜、４０７・・・チャネルドープ領域
、４０８・・・デート電極用多結晶シリコン、４０９・
−・ソース・ドレイン領域、４１０ 、５１６・・・層
間絶縁膜用ＰＳＧＪｌ’％、４１１・・コンタクトホー
ル、４１２ 、５１７・・・アルミニウムｉ４Ｑ、５０
３・・・フレフタ領域、５１４ ５０８ ５１１・・・
レジスト膜、５０９・・・ベース領域、５１２・・・エ
ミッタ領域、５１３・−・コレクタ商濃度領域、５１５
・・・ベース尚濃度領域つ才 ７ 口 （α） （ｂ） 牙２ ロ ） ３ し ）４図 ４１０ ４／／ 牙 ５回 （α） （乙） （９） 手続補正書（方式） ％式％ 事件の表示 昭和５７年 特許 願第１５３７６６
号発幅名称 半導体基板の製造方法 補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ′代理人 ゛ｒ大乎 、７・ ５、補正命令の日付 昭和５９年１月３１日（発送日
）６．補正の対象 図面 のように補正する。 叉、２．・
Claims (1)
- Ｓｉ単結晶基板上に絶縁膜を形成し、次いで該絶縁膜の
所望の部分に開口部を設け、該開口部の絶縁膜の但り壁
にのみシリコン結晶中でＰ型又はＮ型を呈する不純物を
ドープした多結晶シリコンもしくは非晶質シリコンの薄
膜、あるいは／ンドーブの多結晶シリコンもしくは非晶
質シリコンの薄膜を形成し、次いで前記絶縁膜開口部に
のみ選択的に単結晶シリコン膜をエピタキシャル成長し
、該成長中に前記多結晶シリコンもしくは非晶質シリコ
ンの薄膜を単結晶化することを特徴とした半導体基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15376682A JPS59134819A (ja) | 1982-09-03 | 1982-09-03 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15376682A JPS59134819A (ja) | 1982-09-03 | 1982-09-03 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59134819A true JPS59134819A (ja) | 1984-08-02 |
| JPH0113210B2 JPH0113210B2 (ja) | 1989-03-03 |
Family
ID=15569659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15376682A Granted JPS59134819A (ja) | 1982-09-03 | 1982-09-03 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134819A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758531A (en) * | 1987-10-23 | 1988-07-19 | International Business Machines Corporation | Method of making defect free silicon islands using SEG |
| US5135884A (en) * | 1991-03-28 | 1992-08-04 | Sgs-Thomson Microelectronics, Inc. | Method of producing isoplanar isolated active regions |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
| US5213989A (en) * | 1992-06-24 | 1993-05-25 | Motorola, Inc. | Method for forming a grown bipolar electrode contact using a sidewall seed |
-
1982
- 1982-09-03 JP JP15376682A patent/JPS59134819A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758531A (en) * | 1987-10-23 | 1988-07-19 | International Business Machines Corporation | Method of making defect free silicon islands using SEG |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
| US5135884A (en) * | 1991-03-28 | 1992-08-04 | Sgs-Thomson Microelectronics, Inc. | Method of producing isoplanar isolated active regions |
| US5213989A (en) * | 1992-06-24 | 1993-05-25 | Motorola, Inc. | Method for forming a grown bipolar electrode contact using a sidewall seed |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0113210B2 (ja) | 1989-03-03 |
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